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    • 1. 发明申请
      US20100257499A1 TECHNIQUES FOR FAST AREA-EFFICIENT INCREMENTAL PHYSICAL SYNTHESIS 审中-公开
    • TECHNIQUES FOR FAST AREA-EFFICIENT INCREMENTAL PHYSICAL SYNTHESIS
    • 用于快速增强体力合成的技术
    • US20100257499A1
    • 2010-10-07
    • US12416960
    • 2009-04-02
    • Charles J. Alpert , Zhuo Li , Chin Ngai Sze , Louise H. Trevillyan , Ying Zhou
    • Charles J. Alpert , Zhuo Li , Chin Ngai Sze , Louise H. Trevillyan , Ying Zhou
    • G06F17/50
    • G06F17/5068
    • A fast technique for circuit optimization in a physical synthesis flow iteratively repeats slew-driven (timerless) buffering and repowering with a changing slew target. Buffers are added as necessary with each iteration to bring the nets in line with the new slew target, but any nets having positive slack from the previous iteration are skipped, and that slack information is cached for future timing analysis. Buffer insertion is iteratively repeated with incrementally decreasing slew until a minimum slew is reached, or when none of the nets have negative slack. Iteratively repeating the timerless buffering and repowering while gradually decreasing the slew constraint in this manner results in a design structure which retains high quality of results with significantly smaller area and wire length, and with only a small computational overhead.
    • 物理合成流中电路优化的快速技术可以迭代地重复使用转换驱动（定时器）缓冲并使用更改的转换目标重新启动。 根据需要，每次迭代添加缓冲区，使网格与新的转换目标一致，但是跳过与上一次迭代相反的任何网络，并且缓存信息被缓存以便将来进行时序分析。 缓冲区插入被迭代重复，逐渐减小，直到达到最小的转差，或者当没有网络有负的松弛时。 以这种方式迭代地重复定时器缓冲和重新赋能，同时以这种方式逐渐减小摆动约束导致设计结构，其保持高质量的结果，具有明显更小的面积和导线长度，并且仅具有小的计算开销。
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    • 2. 发明申请
      US20100223586A1 TECHNIQUES FOR PARALLEL BUFFER INSERTION 有权
    • TECHNIQUES FOR PARALLEL BUFFER INSERTION
    • 并行缓存插入技术
    • US20100223586A1
    • 2010-09-02
    • US12395373
    • 2009-02-27
    • Zhuo Li , Charles J. Alpert , Damir Jamsek , Chin Ngai Sze , Ying Zhou
    • Zhuo Li , Charles J. Alpert , Damir Jamsek , Chin Ngai Sze , Ying Zhou
    • G06F17/50
    • G06F17/505
    • The present disclosure is directed to a method for determining a plurality of buffer insertion locations in a net for an integrated circuit design. The method may comprise calculating a plurality of resistive-capacitive (RC) influences in parallel, each RC influence corresponding to one of a plurality of buffering options available for a first sub-tree for the addition of a wire segment to the first sub-tree; updating the plurality of RC influences for the addition of a buffer for the first sub-tree, the buffer comprising one of a plurality of buffer types; and merging the first sub-tree with a second sub-tree in parallel by grouping the plurality of buffering options available for the first sub-tree and a plurality of buffering options available for the second sub-tree into a plurality of merging groups, and merging at least two groups of the plurality of merging groups in parallel.
    • 本公开涉及一种用于确定用于集成电路设计的网络中的多个缓冲器插入位置的方法。 该方法可以包括并行计算多个电阻 - 电容（RC）影响，每个RC影响对应于可用于第一子树的多个缓冲选项之一，用于将线段添加到第一子树 ; 更新所述多个RC影响以添加所述第一子树的缓冲器，所述缓冲器包括多个缓冲器类型之一; 以及通过将可用于所述第一子树的所述多个缓冲选项和可用于所述第二子树的多个缓冲选项分组成多个合并组来并行地将所述第一子树与第二子树合并，以及 合并至少两组多个合并组。
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    • 3. 发明授权
      US08539400B2 Routability using multiplexer structures 失效
    • Routability using multiplexer structures
    • 使用多路复用器结构的路由性
    • US08539400B2
    • 2013-09-17
    • US13248119
    • 2011-09-29
    • Charles J. Alpert , Victor N. Kravets , Zhuo Li , Louise H. Trevillyan , Ying Zhou
    • Charles J. Alpert , Victor N. Kravets , Zhuo Li , Louise H. Trevillyan , Ying Zhou
    • G06F17/50
    • G06F17/505
    • Mechanisms are provided for generating a logic design of an integrated circuit device. An initial logic design representation of the integrated circuit device is received and one or more areas of the initial logic design representation are identified where logic elements in the one or more areas can be replaced with one or more multiplexer tree structures. Logic elements in the one or more areas of the initial logic design representation are replaced with multiplexer tree structures to generate a modified logic design representation. The modified logic design representation is output to a physical synthesis system to generate a physical layout of the integrated circuit device based on the modified logic design representation.
    • 提供用于产生集成电路器件的逻辑设计的机构。 接收集成电路设备的初始逻辑设计表示，并且识别初始逻辑设计表示的一个或多个区域，其中一个或多个区域中的逻辑元件可被一个或多个多路复用器树结构替代。 初始逻辑设计表示的一个或多个区域中的逻辑元件被多路复用器树结构替代以生成修改的逻辑设计表示。 经修改的逻辑设计表示被输出到物理合成系统，以基于经修改的逻辑设计表示来生成集成电路器件的物理布局。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 4. 发明授权
      US08037438B2 Techniques for parallel buffer insertion 有权
    • Techniques for parallel buffer insertion
    • 并行缓冲插入技术
    • US08037438B2
    • 2011-10-11
    • US12395373
    • 2009-02-27
    • Zhuo Li , Charles J. Alpert , Damir Jamsek , Chin Ngai Sze , Ying Zhou
    • Zhuo Li , Charles J. Alpert , Damir Jamsek , Chin Ngai Sze , Ying Zhou
    • G06F17/50
    • G06F17/505
    • The present disclosure is directed to a method for determining a plurality of buffer insertion locations in a net for an integrated circuit design. The method may comprise calculating a plurality of resistive-capacitive (RC) influences in parallel, each RC influence corresponding to one of a plurality of buffering options available for a first sub-tree for the addition of a wire segment to the first sub-tree; updating the plurality of RC influences for the addition of a buffer for the first sub-tree, the buffer comprising one of a plurality of buffer types; and merging the first sub-tree with a second sub-tree in parallel by grouping the plurality of buffering options available for the first sub-tree and a plurality of buffering options available for the second sub-tree into a plurality of merging groups, and merging at least two groups of the plurality of merging groups in parallel.
    • 本公开涉及一种用于确定用于集成电路设计的网络中的多个缓冲器插入位置的方法。 该方法可以包括并行计算多个电阻 - 电容（RC）影响，每个RC影响对应于可用于第一子树的多个缓冲选项之一，用于将线段添加到第一子树 ; 更新所述多个RC影响以添加所述第一子树的缓冲器，所述缓冲器包括多个缓冲器类型之一; 以及通过将可用于所述第一子树的所述多个缓冲选项和可用于所述第二子树的多个缓冲选项分组成多个合并组来并行地将所述第一子树与第二子树合并，以及 合并至少两组多个合并组。
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    • 6. 发明申请
      US20120124539A1 Clock Optimization with Local Clock Buffer Control Optimization 有权
    • Clock Optimization with Local Clock Buffer Control Optimization
    • 时钟优化与本地时钟缓冲区控制优化
    • US20120124539A1
    • 2012-05-17
    • US12947445
    • 2010-11-16
    • Charles J. Alpert , Zhuo Li , Gi-Joon Nam , David A. Papa , Chin Ngai Sze , Natarajan Viswanathan
    • Charles J. Alpert , Zhuo Li , Gi-Joon Nam , David A. Papa , Chin Ngai Sze , Natarajan Viswanathan
    • G06F17/50
    • G06F17/505 , G06F2217/62
    • A physical synthesis tool for dock optimization with local clock buffer control optimization is provided. The physical synthesis flow consists of delaying the exposure of clock routes until after the clock optimization placement stage. The physical synthesis tool clones first local clock buffers. Then, the physical synthesis tool runs timing analysis on the whole design to compute the impact of this necessarily disruptive step. After cloning local clock buffers, the physical synthesis tool adds an extra optimization step to target the control signals that drive the local clock buffers. This optimization step may includes latch cloning, timing-driven placement, buffer insertion, and repowering. The flow alleviates high-fanout nets and produces significantly better timing going into clock optimization placement. After placement, the physical synthesis tool fixes latches and local clock buffers in place, inserts clock routes, and repowers local clock buffers.
    • 提供了一种用于通过本地时钟缓冲器控制优化进行码头优化的物理综合工具。 物理合成流程包括延迟时钟路由的曝光，直到时钟优化放置阶段为止。 物理综合工具克隆了第一个本地时钟缓冲区。 然后，物理综合工具对整个设计运行时序分析，以计算这一必然破坏性步骤的影响。 在克隆本地时钟缓冲器之后，物理综合工具增加了一个额外的优化步骤来对驱动本地时钟缓冲器的控制信号进行目标。 该优化步骤可以包括锁存克隆，定时驱动放置，缓冲器插入和重新供电。 该流程减轻了高扇出网络，并显着提高了进入时钟优化布局的时间。 放置后，物理综合工具将锁存器和本地时钟缓冲器固定到位，插入时钟路由并释放本地时钟缓冲区。
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    • 7. 发明授权
      US08667441B2 Clock optimization with local clock buffer control optimization 有权
    • Clock optimization with local clock buffer control optimization
    • 时钟优化与本地时钟缓冲控制优化
    • US08667441B2
    • 2014-03-04
    • US12947445
    • 2010-11-16
    • Charles J. Alpert , Zhuo Li , Gi-Joon Nam , David A. Papa , Chin Ngai Sze , Natarajan Viswanathan
    • Charles J. Alpert , Zhuo Li , Gi-Joon Nam , David A. Papa , Chin Ngai Sze , Natarajan Viswanathan
    • G06F17/50 , G06F9/455
    • G06F17/505 , G06F2217/62
    • A physical synthesis tool for dock optimization with local clock buffer control optimization is provided. The physical synthesis flow consists of delaying the exposure of clock routes until after the clock optimization placement stage. The physical synthesis tool clones first local clock buffers. Then, the physical synthesis tool runs timing analysis on the whole design to compute the impact of this necessarily disruptive step. After cloning local clock buffers, the physical synthesis tool adds an extra optimization step to target the control signals that drive the local clock buffers. This optimization step may includes latch cloning, timing-driven placement, buffer insertion, and repowering. The flow alleviates high-fanout nets and produces significantly better timing going into clock optimization placement. After placement, the physical synthesis tool fixes latches and local clock buffers in place, inserts clock routes, and repowers local clock buffers.
    • 提供了一种用于通过本地时钟缓冲器控制优化进行码头优化的物理综合工具。 物理合成流程包括延迟时钟路由的曝光，直到时钟优化放置阶段为止。 物理综合工具克隆了第一个本地时钟缓冲区。 然后，物理综合工具对整个设计运行时序分析，以计算这一必然破坏性步骤的影响。 在克隆本地时钟缓冲器之后，物理综合工具增加了一个额外的优化步骤来对驱动本地时钟缓冲器的控制信号进行目标。 该优化步骤可以包括锁存克隆，定时驱动放置，缓冲器插入和重新供电。 该流程减轻了高扇出网络，并显着提高了进入时钟优化布局的时间。 放置后，物理综合工具将锁存器和本地时钟缓冲器固定到位，插入时钟路由并释放本地时钟缓冲区。
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    • 8. 发明授权
      US07761832B2 Method for incremental, timing-driven, physical-synthesis optimization under a linear delay model 有权
    • Method for incremental, timing-driven, physical-synthesis optimization under a linear delay model
    • 线性延迟模型下增量，时序驱动，物理综合优化的方法
    • US07761832B2
    • 2010-07-20
    • US11941418
    • 2007-11-16
    • Charles J. Alpert , Zhuo Li , Tao Luo , David A. Papa , Chin Ngai Sze
    • Charles J. Alpert , Zhuo Li , Tao Luo , David A. Papa , Chin Ngai Sze
    • G06F17/50
    • G06F17/505
    • A method, data processing system and computer program product for optimizing the placement of logic gates of a subcircuit in a physical synthesis flow. A Pyramids utility identifies and selects movable gate(s) for timing-driven optimization. A delay pyramid and a required arrival time (RAT) surface are generated for each net in the selected subcircuit. A slack pyramid for each net is generated from the difference between the RAT surface and delay pyramid of each net. The slack pyramids are grown and tested using test points to generate a worst-case slack region based on a plurality of slack pyramids in the selected subcircuit. The worst-case slack region is mapped on a placement region and a set of coordinates representing the optimal locations of the movable element(s) in the placement region are determined and outputted.
    • 一种用于优化物理合成流中子电路的逻辑门的布置的方法，数据处理系统和计算机程序产品。 金字塔实用程序识别并选择可移动门以进行时序优化。 为所选择的子电路中的每个网络生成延迟金字塔和所需的到达时间（RAT）表面。 从每个网络的RAT表面和延迟金字塔之间的差异产生每个网络的松散金字塔。 使用测试点生长和测试松散的金字塔，以基于所选择的子电路中的多个松散金字塔产生最差情况的松弛区域。 最坏情况的松弛区域映射在放置区域上，并且确定并输出表示放置区域中的可移动元件的最佳位置的坐标系。
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