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1. 发明专利

JP2010108484A Method and system for design rule checking enhanced with pattern matching 审中-公开
标题翻译：用于图案匹配的设计规则检查方法与系统
公开(公告)号：JP2010108484A
公开(公告)日：2010-05-13
申请号：JP2009201601
申请日：2009-09-01
申请人： Cadence Design Systems Inc , ケイデンスデザインシステムズ,インク.
发明人： LAI YA-CHIEH , MOSKEWICZ MATTHEW , GENNARI FRANK
IPC分类号： G06F17/50 , H01L21/82 , H05K3/00
CPC分类号： G06F17/5081
摘要： PROBLEM TO BE SOLVED: To enable circuit designers to waive certain design rules for their circuit designs.
SOLUTION: One embodiment of the invention includes receiving a first layout pattern containing a new layout of an integrated circuit pattern, a pattern matcher 110 processes the layout pattern and designates certain patterns of the integrated circuit pattern that meet design waiver information. The pattern matcher 110 generates a second layout pattern with the waived patterns marked. A design rule checker 115 subsequently processes the marked layout pattern and validates all but the marked patterns of the second layout pattern against a set of specified design rules. The design rule checker 115 generates a third layout pattern with only the unmarked patterns of the layout being validated against the set of specified design rules.
COPYRIGHT: (C)2010,JPO&INPIT
摘要翻译：要解决的问题：使电路设计人员能够放弃其电路设计的某些设计规则。解决方案：本发明的一个实施例包括接收包含集成电路图案的新布局的第一布局图案，图案匹配器110处理布局图案并且指定符合设计豁免信息的集成电路图案的某些图案。图案匹配器110产生具有标记的放弃图案的第二布局图案。设计规则检查器115随后处理标记的布局图案，并针对一组指定的设计规则验证除了标记的第二布局图案的图案之外的所有图案。设计规则检查器115生成第三布局图案，其中仅针对布图的未标记图案针对指定的设计规则集进行验证。版权所有（C）2010，JPO＆INPIT

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