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    • 1. 发明授权
      US07512183B2 Differential transmitter circuit 有权
    • Differential transmitter circuit
    • 差分发射电路
    • US07512183B2
    • 2009-03-31
    • US11086718
    • 2005-03-22
    • Anand Haridass , Bao G. Truong , Joel D. Ziegelbein
    • Anand Haridass , Bao G. Truong , Joel D. Ziegelbein
    • H04B3/00
    • H04L25/0274 , H03F3/45197 , H03F2200/543 , H03F2203/45488
    • A driver circuit is configured as a frequency compensated differential amplifier having one input coupled to a first data signal and a second input coupled to a second data signal. Each stage of the differential amplifier is biased with a current source. The driver circuit generates a first output signal coupled to the input of a first transmission line and a second output signal coupled to the input of a second transmission line. The first and second output signals are generated as the difference between the first and second data signals amplified by a compensated gain. A compensation network that attenuates the low frequency components of the input signals relative to the high frequency components is coupled between current sources biasing the differential amplifier. The outputs of the first and second transmission lines are coupled to the inputs of a differential receiver that may or may not be frequency compensated.
    • 驱动器电路被配置为具有耦合到第一数据信号的一个输入和耦合到第二数据信号的第二输入的频率补偿差分放大器。 差分放大器的每个级都用电流源偏置。 驱动器电路产生耦合到第一传输线的输入的第一输出信号和耦合到第二传输线的输入的第二输出信号。 第一和第二输出信号被产生为由补偿增益放大的第一和第二数据信号之间的差。 相对于高频分量衰减输入信号的低频分量的补偿网络耦合在偏置差分放大器的电流源之间。 第一和第二传输线的输出耦合到差分接收机的输入端，该差分接收机可以被频率补偿也可以不被频率补偿。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 2. 发明申请
      US20080175327A1 SYSTEM FOR REDUCING CROSS-TALK INDUCED SOURCE SYNCHRONOUS BUS CLOCK JITTER 有权
    • SYSTEM FOR REDUCING CROSS-TALK INDUCED SOURCE SYNCHRONOUS BUS CLOCK JITTER
    • 用于减少交叉输入源同步总线时钟抖动器的系统
    • US20080175327A1
    • 2008-07-24
    • US12058689
    • 2008-03-29
    • Bao G. Truong , Daniel Mark Dreps , Anand Haridass , John C. Schiff , Joel D. Ziegelbein
    • Bao G. Truong , Daniel Mark Dreps , Anand Haridass , John C. Schiff , Joel D. Ziegelbein
    • H04B3/00
    • H04L25/45
    • A first clock signal of frequency F is used to couple data to an off-chip driver (OCD) using a master/slave flip flop (FF), wherein the master latch is clocked with the first clock signal and the slave latch is clocked with the complement of the first clock signal. A second clock signal of frequency F/2 is generated from the first clock signal. The second clock signal is shifted a time equal to substantially one-half the cycle of the first clock signal. In one embodiment, the second clock is shifted using a delay line circuit. In another embodiment, the second clock is shifted using a master/slave FF, wherein the master latch is clocked with the complement of the first clock signal and the slave latch is clocked with the first clock signal. The logic state transitions of the data between edges of the propagating clock thereby reducing coupling to the clock transitions and thus reducing edge jitter.
    • 使用频率F的第一时钟信号用于使用主/从触发器（FF）将数据耦合到片外驱动器（OCD），其中主锁存器由第一时钟信号计时，从锁存器以 第一个时钟信号的补码。 从第一时钟信号产生频率为F / 2的第二时钟信号。 第二时钟信号被移位等于第一时钟信号的周期的大致一半的时间。 在一个实施例中，使用延迟线电路来移位第二时钟。 在另一个实施例中，使用主/从FF来移位第二时钟，其中主锁存器用第一时钟信号的补码进行计时，从锁存器用第一时钟信号计时。 传播时钟的边缘之间的数据的逻辑状态转换，从而减少与时钟转换的耦合，从而减少边缘抖动。
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    • 4. 发明申请
      US20080143375A1 METHOD FOR REDUCING CROSS-TALK INDUCED SOURCE SYNCHRONOUS BUS CLOCK JITTER 失效
    • METHOD FOR REDUCING CROSS-TALK INDUCED SOURCE SYNCHRONOUS BUS CLOCK JITTER
    • 用于减少交叉输入源同步总线时钟抖动的方法
    • US20080143375A1
    • 2008-06-19
    • US11611200
    • 2006-12-15
    • Bao G. Truong , Daniel Mark Dreps , Anand Haridass , John C. Schiff , Joel D. Ziegelbein
    • Bao G. Truong , Daniel Mark Dreps , Anand Haridass , John C. Schiff , Joel D. Ziegelbein
    • H03K19/00 , H03K19/003
    • H04L25/45
    • A first clock signal of frequency F is used to couple data to an off-chip driver (OCD) using a master/slave flip flop (FF), wherein the master latch is clocked with the first clock signal and the slave latch is clocked with the complement of the first clock signal. A second clock signal of frequency F/2 is generated from the first clock signal. The second clock signal is shifted a time equal to substantially one-half the cycle of the first clock signal. In one embodiment, the second clock is shifted using a delay line circuit. In another embodiment, the second clock is shifted using a master/slave FF, wherein the master latch is clocked with the complement of the first clock signal and the slave latch is clocked with the first clock signal. The logic state transitions of the data between edges of the propagating clock thereby reducing coupling to the clock transitions and thus reducing edge jitter.
    • 使用频率F的第一时钟信号用于使用主/从触发器（FF）将数据耦合到片外驱动器（OCD），其中主锁存器由第一时钟信号计时，从锁存器以 第一个时钟信号的补码。 从第一时钟信号产生频率为F / 2的第二时钟信号。 第二时钟信号被移位等于第一时钟信号的周期的大致一半的时间。 在一个实施例中，使用延迟线电路来移位第二时钟。 在另一个实施例中，使用主/从FF来移位第二时钟，其中主锁存器用第一时钟信号的补码进行计时，从锁存器用第一时钟信号计时。 传播时钟的边缘之间的数据的逻辑状态转换，从而减少与时钟转换的耦合，从而减少边缘抖动。
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    • 5. 发明授权
      US07835453B2 Differential transmitter circuit 失效
    • Differential transmitter circuit
    • 差分发射电路
    • US07835453B2
    • 2010-11-16
    • US12350120
    • 2009-01-07
    • Anand Haridass , Bao G. Truong , Joel D. Ziegelbein
    • Anand Haridass , Bao G. Truong , Joel D. Ziegelbein
    • H04B3/00
    • H04L25/0274 , H03F3/45197 , H03F2200/543 , H03F2203/45488
    • A driver circuit is configured as a frequency compensated differential amplifier having one input coupled to a first data signal and a second input coupled to a second data signal. Each stage of the differential amplifier is biased with a current source. The driver circuit generates a first output signal coupled to the input of a first transmission line and a second output signal coupled to the input of a second transmission line. The first and second output signals are generated as the difference between the first and second data signals amplified by a compensated gain. A compensation network that attenuates the low frequency components of the input signals relative to the high frequency components is coupled between current sources biasing the differential amplifier. The outputs of the first and second transmission lines are coupled to the inputs of a differential receiver that may or may not be frequency compensated.
    • 驱动器电路被配置为具有耦合到第一数据信号的一个输入和耦合到第二数据信号的第二输入的频率补偿差分放大器。 差分放大器的每个级都用电流源偏置。 驱动器电路产生耦合到第一传输线的输入的第一输出信号和耦合到第二传输线的输入的第二输出信号。 第一和第二输出信号被产生为由补偿增益放大的第一和第二数据信号之间的差。 相对于高频分量衰减输入信号的低频分量的补偿网络耦合在偏置差分放大器的电流源之间。 第一和第二传输线的输出耦合到差分接收机的输入端，该差分接收机可以被频率补偿也可以不被频率补偿。
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    • 6. 发明申请
      US20090113107A1 DIFFERENTIAL TRANSMITTER CIRCUIT 失效
    • DIFFERENTIAL TRANSMITTER CIRCUIT
    • 差分变送器电路
    • US20090113107A1
    • 2009-04-30
    • US12350120
    • 2009-01-07
    • Anand Haridass , Bao G. Truong , Joel D. Ziegelbein
    • Anand Haridass , Bao G. Truong , Joel D. Ziegelbein
    • G06F13/40 , H04B3/00
    • H04L25/0274 , H03F3/45197 , H03F2200/543 , H03F2203/45488
    • A driver circuit is configured as a frequency compensated differential amplifier having one input coupled to a first data signal and a second input coupled to a second data signal. Each stage of the differential amplifier is biased with a current source. The driver circuit generates a first output signal coupled to the input of a first transmission line and a second output signal coupled to the input of a second transmission line. The first and second output signals are generated as the difference between the first and second data signals amplified by a compensated gain. A compensation network that attenuates the low frequency components of the input signals relative to the high frequency components is coupled between current sources biasing the differential amplifier. The outputs of the first and second transmission lines are coupled to the inputs of a differential receiver that may or may not be frequency compensated.
    • 驱动器电路被配置为具有耦合到第一数据信号的一个输入和耦合到第二数据信号的第二输入的频率补偿差分放大器。 差分放大器的每个级都用电流源偏置。 驱动器电路产生耦合到第一传输线的输入的第一输出信号和耦合到第二传输线的输入的第二输出信号。 第一和第二输出信号被产生为由补偿增益放大的第一和第二数据信号之间的差。 相对于高频分量衰减输入信号的低频分量的补偿网络耦合在偏置差分放大器的电流源之间。 第一和第二传输线的输出耦合到差分接收机的输入端，该差分接收机可以被频率补偿也可以不被频率补偿。
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    • 7. 发明授权
      US07477068B2 System for reducing cross-talk induced source synchronous bus clock jitter 有权
    • System for reducing cross-talk induced source synchronous bus clock jitter
    • 减少串扰引起的源同步总线时钟抖动的系统
    • US07477068B2
    • 2009-01-13
    • US12058689
    • 2008-03-29
    • Bao G. Truong , Daniel Mark Dreps , Anand Haridass , John C. Schiff , Joel D. Ziegelbein
    • Bao G. Truong , Daniel Mark Dreps , Anand Haridass , John C. Schiff , Joel D. Ziegelbein
    • H03K17/16
    • H04L25/45
    • A first clock signal of frequency F is used to couple data to an off-chip driver (OCD) using a master/slave flip flop (FF), wherein the master latch is clocked with the first clock signal and the slave latch is clocked with the complement of the first clock signal. A second clock signal of frequency F/2 is generated from the first clock signal. The second clock signal is shifted a time equal to substantially one-half the cycle of the first clock signal. In one embodiment, the second clock is shifted using a delay line circuit. In another embodiment, the second clock is shifted using a master/slave FF, wherein the master latch is clocked with the complement of the first clock signal and the slave latch is clocked with the first clock signal. The logic state transitions of the data between edges of the propagating clock thereby reducing coupling to the clock transitions and thus reducing edge jitter.
    • 使用频率F的第一时钟信号用于使用主/从触发器（FF）将数据耦合到片外驱动器（OCD），其中主锁存器由第一时钟信号计时，从锁存器以 第一个时钟信号的补码。 从第一时钟信号产生频率为F / 2的第二时钟信号。 第二时钟信号被移位等于第一时钟信号的周期的大致一半的时间。 在一个实施例中，使用延迟线电路来移位第二时钟。 在另一个实施例中，使用主/从FF来移位第二时钟，其中主锁存器用第一时钟信号的补码进行计时，从锁存器用第一时钟信号计时。 传播时钟的边缘之间的数据的逻辑状态转换，从而减少与时钟转换的耦合，从而减少边缘抖动。
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    • 8. 发明授权
      US07382151B1 Method for reducing cross-talk induced source synchronous bus clock jitter 失效
    • Method for reducing cross-talk induced source synchronous bus clock jitter
    • 减少串扰引起的源同步总线时钟抖动的方法
    • US07382151B1
    • 2008-06-03
    • US11611200
    • 2006-12-15
    • Bao G. Truong , Daniel Mark Dreps , Anand Haridass , John C. Schiff , Joel D. Ziegelbein
    • Bao G. Truong , Daniel Mark Dreps , Anand Haridass , John C. Schiff , Joel D. Ziegelbein
    • H03K17/16
    • H04L25/45
    • A first clock signal of frequency F is used to couple data to an off-chip driver (OCD) using a master/slave flip flop (FF), wherein the master latch is clocked with the first clock signal and the slave latch is clocked with the complement of the first clock signal. A second clock signal of frequency F/2 is generated from the first clock signal. The second clock signal is shifted a time equal to substantially one-half the cycle of the first clock signal. In one embodiment, the second clock is shifted using a delay line circuit. In another embodiment, the second clock is shifted using a master/slave FF, wherein the master latch is clocked with the complement of the first clock signal and the slave latch is clocked with the first clock signal. The logic state transitions of the data between edges of the propagating clock thereby reducing coupling to the clock transitions and thus reducing edge jitter.
    • 使用频率F的第一时钟信号用于使用主/从触发器（FF）将数据耦合到片外驱动器（OCD），其中主锁存器由第一时钟信号计时，从锁存器以 第一个时钟信号的补码。 从第一时钟信号产生频率为F / 2的第二时钟信号。 第二时钟信号被移位等于第一时钟信号的周期的大致一半的时间。 在一个实施例中，使用延迟线电路来移位第二时钟。 在另一个实施例中，使用主/从FF来移位第二时钟，其中主锁存器用第一时钟信号的补码进行计时，从锁存器用第一时钟信号计时。 传播时钟的边缘之间的数据的逻辑状态转换，从而减少与时钟转换的耦合，从而减少边缘抖动。
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