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1. 发明公开

KR1020090083858A 반도체 기억 장치 无效
标题翻译：半导体存储设备
公开(公告)号：KR1020090083858A
公开(公告)日：2009-08-04
申请号：KR1020090004624
申请日：2009-01-20
申请人： 후지쯔 세미컨덕터 가부시키가이샤
发明人： 하라고타
IPC分类号： G11C11/4076 , G11C11/407
CPC分类号： G11C29/48 , G11C7/20 , G11C7/22 , G11C11/40 , G11C11/401 , G11C11/40615 , G11C11/4072 , G11C29/08 , G11C29/1201 , G11C11/4076 , G11C2207/105
摘要： A semiconductor storage device is provided to test synchronous reading/writing, non- synchronous reading/writing, and a mask by performing writing and reading in a test mode. A semiconductor memory device(10) comprises a timing control circuit(11), an input signal pad, a plurality of control signal pads(24-1 - 24-7), and switching circuit(22-1 - 22-3). A timing control circuit produces a signal for controlling reading or writing data. The switching circuit is connected to at least one of a plurality of control signal pads, and the switching circuit generates a first control signal supplied to a timing control circuit based on the signal of the input signal pad.
摘要翻译：提供半导体存储装置，通过在测试模式下执行写入和读取来测试同步读/写，非同步读/写和掩码。半导体存储器件（10）包括定时控制电路（11），输入信号焊盘，多个控制信号焊盘（24-1-24-7）和开关电路（22-1-22-3）。定时控制电路产生用于控制读取或写入数据的信号。开关电路连接到多个控制信号焊盘中的至少一个，并且开关电路基于输入信号焊盘的信号产生提供给定时控制电路的第一控制信号。

2. 发明公开

KR1020090016381A 반도체 기억 장치 및 워드 디코더 제어 방법 有权
标题翻译：半导体存储器件和控制字解码器的方法
公开(公告)号：KR1020090016381A
公开(公告)日：2009-02-13
申请号：KR1020080063482
申请日：2008-07-01
申请人： 후지쯔 세미컨덕터 가부시키가이샤
发明人： 하라고타
IPC分类号： G11C11/4063 , G11C11/4074
CPC分类号： G11C8/10 , G11C8/12 , G11C11/406 , G11C11/4085 , G11C11/4087 , G11C2211/4067 , G11C2211/4068 , G11C11/4076
摘要： A semiconductor memory device and a method for controlling a word decoder are provided to reduce power consumption and to maintain sufficiently a leakage current reduction effect in a memory block of an inactive state by removing an unnecessary operation for raising electric potential of a main word line in an accessing period of a memory block. A plurality of memory blocks(BLK0-BLK3) include main word lines and sub word lines. A plurality of main word decoders(10-0~10-3) set a non-selective main word line as one of a second electric potential or a third electric potential. A period signal generation circuit generates a period signal for indicating timing in a predetermined period. A block selection circuit selects a memory block as an access target. A plurality of sequential selection circuits(51-0~51-3) selects the memory blocks step by step. A plurality of word decoder control circuits(50-0~50-3) control the main word decoders.
摘要翻译：提供一种用于控制字解码器的半导体存储器件和方法，以通过去除用于提高主字线的电位的不必要的操作来降低功耗并充分保持在不活动状态的存储器块中的泄漏电流降低效果内存块的访问周期。多个存储块（BLK0-BLK3）包括主字线和子字线。多个主字解码器（10-0〜10-3）将非选择性主字线设置为第二电位或第三电位之一。周期信号发生电路产生用于指示预定时间段中的定时的周期信号。块选择电路选择存储块作为存取目标。多个顺序选择电路（51-0〜51-3）逐步选择存储器块。多个字解码器控制电路（50-0〜50-3）控制主字解码器。

3. 发明授权

KR100864035B1 패리티 셀 어레이를 구비한 메모리 회로 有权
标题翻译：具有极性单元阵列的存储器电路
公开(公告)号：KR100864035B1
公开(公告)日：2008-10-16
申请号：KR1020020070670
申请日：2002-11-14
申请人： 후지쯔 세미컨덕터 가부시키가이샤
发明人： 후지오카신야 , 후지에다와이치로 , 하라고타 , 고가도루 , 모리가츠히로
IPC分类号： G11C11/406
CPC分类号： G11C29/42 , G06F11/106 , G11C11/401 , G11C11/406 , G11C11/40603 , G11C11/40615 , G11C2211/4062
摘要： 본 발명의 메모리 회로는 리얼 셀 어레이와; 리얼 셀 어레이의 데이터로부터 패리티 비트를 생성하는 패리티 발생 회로와; 패리티 셀 어레이와; 리얼 셀 어레이를 순차적으로 리프레시하고 내부 리프레시 요구와 판독 요구가 동시에 발생할 때 리프레시 동작을 우선하는 리프레시 제어 회로와; 패리티 셀 어레이로부터 판독된 패리티 비트에 따라 리얼 셀 어레이로부터 판독된 데이터를 복구하는 데이터 복구부 및; 리얼 셀 어레이로부터 데이터를 출력하는 출력 회로를 구비한다. 또한, 메모리 회로는, 제1 테스트 모드에서 리얼 셀 어레이의 리프레시 동작을 금지하여 리얼 셀 어레이로부터 판독된 데이터를 출력하고, 제2 테스트 모드에서 패리티 셀 어레이로부터 판독된 데이터를 출력하도록 출력 회로를 제어하는 테스트 제어 회로를 구비한다.

4. 发明授权

KR100941660B1 반도체 기억 장치 및 워드 디코더 제어 방법 有权
标题翻译：半导体存储器件和控制字解码器的方法
公开(公告)号：KR100941660B1
公开(公告)日：2010-02-11
申请号：KR1020080063482
申请日：2008-07-01
申请人： 후지쯔 세미컨덕터 가부시키가이샤
发明人： 하라고타
IPC分类号： G11C11/4063 , G11C11/4074
CPC分类号： G11C8/10 , G11C8/12 , G11C11/406 , G11C11/4085 , G11C11/4087 , G11C2211/4067 , G11C2211/4068
摘要： 본 발명은 쓸데없는 전류 소비 동작을 없애면서도, 비활성 상태인 메모리 블록에 있어서의 누설 전류 삭감 효과를 유지할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
반도체 기억 장치는, 선택 메인 워드선을 제1 전위로 설정하고, 비선택 메인 워드선을 제2 전위 또는 제3 전위 중 어느 하나로 설정하는 메인 워드 디코더와, 소정의 시간 간격으로 타이밍을 지시하는 주기 신호를 생성하는 주기 신호 생성 회로와, 액세스 대상의 메모리 블록을 선택하는 블록 선택 회로와, 복수의 메모리 블록을 순서대로 하나씩 선택하는 순차 선택 회로를 포함하며, 블록 선택 회로에 의해 선택된 메모리 블록의 메인 워드선을 제3 전위로 설정하고, 메인 워드선을 액세스 후에 제3 전위로 유지하며, 순차 선택 회로에 의해 선택되어 있는 메모리 블록의 메인 워드선을 주기 신호가 지시하는 타이밍에서 제2 전위로 설정하도록 메인 워드 디코더를 제어한다.

5. 发明公开

KR1020080077948A 패리티 셀 어레이를 구비한 메모리 회로 有权
标题翻译：具有极性单元阵列的存储器电路
公开(公告)号：KR1020080077948A
公开(公告)日：2008-08-26
申请号：KR1020080075614
申请日：2008-08-01
申请人： 후지쯔 세미컨덕터 가부시키가이샤
发明人： 후지오카신야 , 후지에다와이치로 , 하라고타 , 고가도루 , 모리가츠히로
IPC分类号： G11C11/406
CPC分类号： G11C29/42 , G06F11/106 , G11C11/401 , G11C11/406 , G11C11/40603 , G11C11/40615 , G11C2211/4062
摘要： A memory circuit having a parity cell array is provided to reduce a semiconductor testing time by comparing real read data and parity read data with respective expectations at the same time. A memory circuit includes an address input buffer(10), a data input buffer(12), a command input buffer(14), and a timing generating circuit(16). The address input buffer inputs an address signal to plural address terminals. The data input buffer receives input data from plural I/O terminals. The command input buffer receives commands for plural command terminals. The timing generating circuit decodes an input command and generates a timing signal for controlling an inner circuit portion. A latch circuit(18) latches the address and data, which are inputted to the address input buffer and the data input buffer, respectively, in response to a latch control signal, which is generated in the timing generating circuit.
摘要翻译：提供具有奇偶校验单元阵列的存储器电路，以通过将实际读取数据和奇偶校验读取数据与相应期望同时进行比较来减少半导体测试时间。存储电路包括地址输入缓冲器（10），数据输入缓冲器（12），命令输入缓冲器（14）和定时发生电路（16）。地址输入缓冲器将地址信号输入到多个地址终端。数据输入缓冲器从多个I / O端子接收输入数据。命令输入缓冲器接收多个命令终端的命令。定时发生电路解码输入命令并产生用于控制内部电路部分的定时信号。锁存电路（18）响应于在定时发生电路中产生的锁存控制信号，分别将地址和数据锁存到地址输入缓冲器和数据输入缓冲器。

6. 发明公开

KR1020030043658A 패리티 셀 어레이를 구비한 메모리 회로 有权
标题翻译：具有极性单元阵列的存储器电路
公开(公告)号：KR1020030043658A
公开(公告)日：2003-06-02
申请号：KR1020020070670
申请日：2002-11-14
申请人： 후지쯔 세미컨덕터 가부시키가이샤
发明人： 후지오카신야 , 후지에다와이치로 , 하라고타 , 고가도루 , 모리가츠히로
IPC分类号： G11C11/406
CPC分类号： G11C29/42 , G06F11/106 , G11C11/401 , G11C11/406 , G11C11/40603 , G11C11/40615 , G11C2211/4062
摘要： PURPOSE: A storage circuit with an odd-even check unit array is provided to test a real cell array and a parity cell array properly. CONSTITUTION: According to a memory circuit, a real cell array(RCA) stores data, and a parity or ECC generating circuit generates a parity bit or an ECC from data of the real cell array. A parity or ECC cell array stores the parity bit or ECC. A refresh control circuit generates an internal refresh request signal at a predetermined cycle and sequentially refreshes the real cell array in accordance with a refresh address, and, when an internal refresh request and a read request coincide, prioritizes a refresh operation for the real cell array(RCA). A data recovery section, in accordance with the parity bit or ECC read out from the parity or ECC cell array, recovers data read out from the real cell array(RCA) for which the refresh operation has been prioritized. An output circuit outputs data from the real cell array(RCA) via the data recovery section. And a test control circuit(38), in the first test mode, prohibits a refresh operation for the real cell array(RCA) to thereby output data read out from the real cell array(RCA), and, in the second test mode, controls the output circuit so as to output data read out from the parity or ECC cell array.
摘要翻译：目的：提供具有奇偶校验单元阵列的存储电路，以正确测试真实单元阵列和奇偶校验单元阵列。构成：根据存储器电路，真实单元阵列（RCA）存储数据，并且奇偶校验或ECC生成电路从真实单元阵列的数据生成奇偶校验位或ECC。奇偶校验位或ECC单元阵列存储奇偶校验位或ECC。刷新控制电路以预定的周期生成内部刷新请求信号，并根据刷新地址顺序地刷新真实单元阵列，并且当内部刷新请求和读取请求一致时，优先考虑真实单元阵列的刷新操作（RCA）。根据从奇偶校验或ECC单元阵列读出的奇偶校验位或ECC的数据恢复部分恢复从刷新操作已被优先化的真实单元阵列（RCA）读出的数据。输出电路通过数据恢复部分从真实单元阵列（RCA）输出数据。而在第一测试模式下，测试控制电路（38）禁止对真实单元阵列（RCA）的刷新操作，从而输出从真实单元阵列（RCA）读出的数据，并且在第二测试模式中，控制输出电路，以输出从奇偶校验或ECC单元阵列读出的数据。

7. 发明授权

KR100901404B1 패리티 셀 어레이를 구비한 메모리 회로 有权
标题翻译：具有极性单元阵列的存储器电路
公开(公告)号：KR100901404B1
公开(公告)日：2009-06-05
申请号：KR1020080075614
申请日：2008-08-01
申请人： 후지쯔 세미컨덕터 가부시키가이샤
发明人： 후지오카신야 , 후지에다와이치로 , 하라고타 , 고가도루 , 모리가츠히로
IPC分类号： G11C11/406
CPC分类号： G11C29/42 , G06F11/106 , G11C11/401 , G11C11/406 , G11C11/40603 , G11C11/40615 , G11C2211/4062
摘要： 본 발명의 메모리 회로는 리얼 셀 어레이와; 리얼 셀 어레이의 데이터로부터 패리티 비트를 생성하는 패리티 발생 회로와; 패리티 셀 어레이와; 리얼 셀 어레이를 순차적으로 리프레시하고 내부 리프레시 요구와 판독 요구가 동시에 발생할 때 리프레시 동작을 우선하는 리프레시 제어 회로와; 패리티 셀 어레이로부터 판독된 패리티 비트에 따라 리얼 셀 어레이로부터 판독된 데이터를 재생(recover)하는 데이터 재생부 및; 리얼 셀 어레이로부터 데이터를 출력하는 출력 회로를 구비한다. 또한, 메모리 회로는, 제1 테스트 모드에서 리얼 셀 어레이의 리프레시 동작을 금지하여 리얼 셀 어레이로부터 판독된 데이터를 출력하고, 제2 테스트 모드에서 패리티 셀 어레이로부터 판독된 데이터를 출력하도록 출력 회로를 제어하는 테스트 제어 회로를 구비한다.

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