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1. 发明专利

KR20210027034A KR20210027034A - High output transmitter electrode driver and human body communication transmitter comprising the same 审中-公开
公开(公告)号：KR20210027034A
公开(公告)日：2021-03-10
申请号：KR1020200032133A
申请日：2020-03-16
申请人： 한국전자통신연구원
发明人： 오광일 , 강태욱 , 김성은 , 김혁 , 박경환 , 박미정 , 박형일 , 이재진 , 임인기
IPC分类号： H04B13/00 , H04B1/3827 , H04B1/40
CPC分类号： H04B13/005 , H04B1/3827 , H04B1/40
摘要： 본 발명의 실시 예에 따른 인체 통신을 위한 송신 신호를 송신 전극으로 출력하는 인체 통신 송신기는, 송신 데이터를 생성하는 송신단 디지털 회로부, 그리고 상기 송신 데이터를 증폭하여 상기 송신 신호로 출력하기 위한 송신단 전극 구동부를 포함하되, 상기 송신단 전극 구동부는, 상기 송신단 디지털 회로와 다른 전원 전압을 사용하여 상기 송신 데이터의 신호 레벨을 상향시켜 구동 회로 출력 신호로 출력하는 구동 회로, 그리고 공진 현상을 이용하여 상기 구동 회로 출력 신호의 스윙폭을 증가시켜 상기 송신 신호로 출력하는 공진 회로를 포함한다.

2. 发明专利

KR102237995B1 KR102237995B1 - Semiconductor device including cmos circuit and operating method of the same 有权
公开(公告)号：KR102237995B1
公开(公告)日：2021-04-12
申请号：KR1020180058440A
申请日：2018-05-23
申请人： 한국전자통신연구원
发明人： 강태욱 , 이재진 , 오광일 , 김성은 , 이석호 , 한규승
IPC分类号： H03K17/14 , G05F3/24
CPC分类号： H03K17/145 , G05F3/245
摘要： 본 발명은 CMOS 회로를 포함하는 반도체 장치 및 이의 동작 방법에 관한 것이다. 본 발명의 실시예에 따른 반도체 장치는 반도체 회로, 컨트롤러, 및 전압 생성기를 포함한다. 반도체 회로는 온도의 증가에 따라 입력과 출력 사이의 지연 시간이 감소하기 위한 구동 전압으로 동작한다. 컨트롤러는 온도의 변화에 따른 PMOS 트랜지스터의 소스-드레인 전류 및 NMOS 트랜지스터의 소스-드레인 전류 사이의 차이에 기초하여, CMOS 회로의 오동작을 판단한다. 전압 생성기는 컨트롤러의 오동작 판단에 기초하여, PMOS 트랜지스터 또는 NMOS 트랜지스터에 인가되는 바디-바이어스 전압을 생성 또는 조절한다. 본 발명에 따르면, 저전압으로 동작하는 CMOS 회로에서 발생되는 오동작 및 성능 열화가 감소될 수 있다.

3. 发明授权

KR100261306B1 금속 반도체 전계효과 트랜지스터의 제조방법 失效
标题翻译： MESFET的制造方法
公开(公告)号：KR100261306B1
公开(公告)日：2000-07-01
申请号：KR1019970070328
申请日：1997-12-19
申请人： 한국전자통신연구원 , 주식회사 케이티
发明人： 양전욱 , 문재경 , 이재진 , 편광의
IPC分类号： H01L29/78
摘要： PURPOSE: A fabrication method of an MESFET(Metal semiconductor field effect transistor) is provided to form a very fine gate of 0.1 micrometer or less by deciding the size of the gate through the inclined surface of a substrate to be etched and the etching amount of a flat surface. CONSTITUTION: An impurity doped channel layer(3) is formed on a substrate(1) and one end surface of the channel layer is etched to be inclined using an etching mask. Then, a first flat film is formed on the channel layer(3), and the surface of the channel layer(3) which wasn't etched is smoothened by etching the flat film. Next, the channel layer(3) is again etched to be inclined to form a sharp portion on the edge of the channel layer by using the flat film as an etching mask. Then, a second flat film on all surface of the etched channel layer, and then the second flat film is etched so that the sharp portion of the channel layer is exposed with a desired width. Finally, the exposed channel layer is etched to define a gate region.
摘要翻译：目的：提供MESFET（金属半导体场效应晶体管）的制造方法，通过决定通过待蚀刻基板的倾斜面的栅极的尺寸和蚀刻量，形成0.1微米以下的非常精细的栅极平坦的表面。构成：在衬底（1）上形成杂质掺杂沟道层（3），并且使用蚀刻掩模蚀刻沟道层的一个端面以倾斜。然后，在沟道层（3）上形成第一平坦膜，并且通过蚀刻平坦膜来平滑未蚀刻的沟道层（3）的表面。接下来，通过使用平面膜作为蚀刻掩模，再次蚀刻沟道层（3）以倾斜以在沟道层的边缘上形成尖锐部分。然后，在蚀刻的沟道层的所有表面上的第二平坦膜，然后蚀刻第二平坦膜，使得沟道层的尖锐部分以期望的宽度暴露。最后，暴露的沟道层被蚀刻以限定栅极区域。

4. 发明授权

KR100261286B1 단일칩 마이크로웨이브 소자용 에피택셜 기판구조 失效
标题翻译：单片微波器件的外延层结构
公开(公告)号：KR100261286B1
公开(公告)日：2000-07-01
申请号：KR1019970069507
申请日：1997-12-17
申请人： 한국전자통신연구원 , 주식회사 케이티
发明人： 이재진 , 김민건 , 편광의
IPC分类号： H01L21/20
摘要： PURPOSE: A structure of an epitaxial substrate for a single chip microwave device is provided to improve the electrical characteristic of an interfacial surface and a metal by preventing an oxide layer from being formed in the interfacial surface between the epitaxial substrate and the metal. CONSTITUTION: A structure of an epitaxial substrate(1) comprises the first substrate including a buffer layer(2) having a thickness of 1 micrometer for obtaining the resistance higher than the resistance of the epitaxial substrate(1), an active layer(3) capable of forming a channel, and a cap layer(4) doped with impurities. The second substrate is formed on the first substrate. The second substrate includes the first metal layer(5), a dielectric layer(6) which is grown on the first metal layer(5), and the second metal layer(7) which is made of metal identical to the first metal layer(5). The dielectric layer(6) consists of AlAs so that the dielectric layer(6) can be formed through a sequence process.
摘要翻译：目的：提供用于单芯片微波器件的外延衬底的结构，以通过防止在外延衬底和金属之间的界面表面中形成氧化物层来改善界面和金属的电特性。构成：外延衬底（1）的结构包括第一衬底，其包括厚度为1微米的缓冲层（2），用于获得高于外延衬底（1）的电阻的电阻，有源层（3）能够形成通道，以及掺杂有杂质的盖层（4）。第二基板形成在第一基板上。第二基板包括第一金属层（5），在第一金属层（5）上生长的介电层（6）和与第一金属层相同的金属制成的第二金属层（7） 5）。电介质层（6）由AlAs组成，使得介电层（6）可以通过顺序工艺形成。

5. 发明公开

KR1019980079053A 습식 식각용 반도체 웨이퍼 홀더 失效
标题翻译：用于湿法蚀刻的半导体晶片支架
公开(公告)号：KR1019980079053A
公开(公告)日：1998-11-25
申请号：KR1019970016711
申请日：1997-04-30
申请人： 한국전자통신연구원 , 주식회사 케이티
发明人： 문재경 , 김해천 , 이재진
IPC分类号： H01L21/302
摘要： 본 발명은 반도체 소자의 제조 공정에 사용되는 웨이퍼의 습식 식각용 홀더에 관한 것이다.
습식 식각용 홀더는 반도체 웨이퍼의 습식 식각공정에서 식각용액에 반도체 웨이퍼를 위치시키는데 사용되는 것으로, 종래의 습식 식각용 홀더는 상하위치에 따라 농도차가 있는 식각용액내에 반도체 웨이퍼를 수직으로 세워 위치하게 함으로써 반도체 웨이퍼의 상하위치별로 식각 속도의 차이가 생겨 웨이퍼 전체의 전기적 특성 균일도를 떨어뜨리는 문제점이 있었다.
이에 본 발명은 반도체 웨이퍼를 식각용액내에 수평방향으로 위치하게 하는 수평장착수단을 구비한 반도체 식각용 홀더를 안출하여 식각액의 상하위치에 따른 농도차이의 영향을 줄여 웨이퍼 공정 재현성과 특성 균일도 및 생산 수율 향상 효과를 얻을 수 있으며, 반도체 소자 제작 공정에 있어서 공정개선 및 원가 절감에 기여할 수 있게 하였다.

6. 发明授权

KR100133470B1 고상재료 분자선증착에서의 다결정 박막 저온성장방법 失效
标题翻译：具有固体源的薄多晶硅薄膜的生长方法
公开(公告)号：KR100133470B1
公开(公告)日：1998-04-23
申请号：KR1019940010562
申请日：1994-05-14
申请人： 한국전자통신연구원 , 주식회사 케이티
发明人： 윤선진 , 이승창 , 이재진
IPC分类号： H01L21/20
摘要： 본 발명은 고상재료 분자선증착에서 전자빔 용융시 생성되는 하전입자들의 가속을 이용한 Si 및 Si-
x Ge
x (x=몰분율) 다결정 박막 저온성장방법에 관한 것으로서, 전자빔 용융법을 사용하는 Si 및 Ge 고상재료 분자선증착장비에서 생성되는 수% 정도의 Si 및 Ge 이온 또는 전자들을 기판에 소정의 전압을 가함으로써 가속하여 계면특성이 우수한 고품위의 다결정 Si 및 Si
1 -
x Ge
x (x=몰분율) 박막을 400℃ 이하의 저온에서 증착하고, 또는 상기 Si 및 Ge 이온들을 기판전극에 (-)전압을 가하여 기판을 향해 가속시킴과 동시에 도판트들을 인 사이츄(in situ) 도핑하여 고농도의 p-형 및 n- 형 불순물을 포함한 다결정 Si 및 Si
1 -
x Ge
x 저온증착기술을 제공하므로써 종래의 분자선증착법 또는 화학증착법과는 달리 운동에너지 및 하전입자에 의한 표면에너지 변화 효과등� � 이용할 수 있어 적합한 박막 특성을 얻을 수 있고, 저온에서 다결정 Si 및 SiGe을 성장하는 기술로 박막 트랜지스터에 응용할 수 있다.

7. 发明授权

KR100301969B1 자기정렬형티-형게이트트랜지스터의제조방법 失效
公开(公告)号：KR100301969B1
公开(公告)日：2001-11-22
申请号：KR1019970069503
申请日：1997-12-17
申请人： 한국전자통신연구원 , 주식회사 케이티
发明人： 문재경 , 양전욱 , 이재진
IPC分类号： H01L29/70
摘要： PURPOSE: A method for forming a self-aligned T-type gate transistor is provided to enhance productivity by simplifying a fabricating process. CONSTITUTION: A channel layer is formed by implanting silicon dopant ions into a silicon substrate. A lower gate metal is deposited thereon. A photoresist pattern is coated on the lower gate metal. An upper gate metal is deposited on a whole surface of the above structure. The lower gate metal is etched by using a microwave enhanced reactive ion etching method. A source/drain region is defined by implanting high density dopant ions. A fine gate pattern is formed by etching an etched gate pattern. An LDD(Lightly Doped Drain) layer is formed by using an ion implant method. An ohmic electrode is formed by performing a thermal process. A silicon nitride or a silicon oxide is deposited by using a plasma enhanced chemical vapor deposition method. A source/drain electrode(21) is formed by using an electric plating method.

8. 发明授权

KR100249846B1 열방출용 화합물반도체 에피택셜 기판 失效
标题翻译：用于高热处理的复合半导体的外延层结构
公开(公告)号：KR100249846B1
公开(公告)日：2000-03-15
申请号：KR1019970069506
申请日：1997-12-17
申请人： 한국전자통신연구원 , 주식회사 케이티
发明人： 이재진 , 김민건 , 편광의
IPC分类号： H01L21/027
摘要： 화합물 반도체 소자 또는 단일칩 마이크로웨이브 집적회로를 제작할 때 이용되는 에피택셜 기판 구조가 개시된다. 본 발명은 기판 위에 제일 먼저 질화 알루미늄을 수천 옹스트롱에서 1마이크로 미터 두께까지 성장한 후, 원하는 에피택셜 층을 성장한 것으로 삽입 된 질화알루미늄 층은 소자 동작시 방열 판의 역할을 하도록 하여 소자가 안정적으로 동작하게 함은 물론 제조 공정을 줄여서 생산 원가를 낮추는 효과를 보는 데 있다.

9. 发明授权

KR100243681B1 전력 소자용 갈륨비소 에피택셜 기판 失效
标题翻译：电力设备的GAAS外延结构
公开(公告)号：KR100243681B1
公开(公告)日：2000-02-01
申请号：KR1019970047556
申请日：1997-09-18
申请人： 한국전자통신연구원 , 주식회사 케이티
发明人： 문재경 , 이재진 , 김해천
IPC分类号： H01L29/778 , H01L29/812
摘要： 본 발명은 낮은 무릅전압과 출력 컨덕턴스, 높은 항복전압과 트랜스 컨덕턴스를 갖도록하여 출력 및 효율 특성이 우수하여 저전압 구동의 이동통신용 전력소자에 적합한 갈륨비소 MESFET의 에피택셜 기판 구조에 관한 것으로서, 도핑되지 않은 갈륨비소 버퍼층과 상기 버퍼층의 중간 부분에 Al
X Ga
1-X As/GaAs의 초격자층을 각각의 두께가 3 nm로 수십층을 형성하고, 상기 도핑되지 않은 갈륨비소 버퍼층 위에 중간 농도로 도핑된 채널층과 저농도로 도핑된 채널층을 차례로 적층하고, 그 위에 도핑되지 않은 갈륨비소층을 표면층으로 형성한 것이다.

10. 发明公开

KR1019990051089A 금속 반도체 전계효과 트랜지스터의 제조방법 失效
标题翻译：制造金属半导体膜的方法
公开(公告)号：KR1019990051089A
公开(公告)日：1999-07-05
申请号：KR1019970070328
申请日：1997-12-19
申请人： 한국전자통신연구원 , 주식회사 케이티
发明人： 양전욱 , 문재경 , 이재진 , 편광의
IPC分类号： H01L29/78
摘要： 본 발명은 작은 폭을 가지는 게이트 전극을 포함하는 MESFET 제조방법을 제공 한다. 본 발명은 기판(1)상에 N 채널층(2)과 N
+ 채널층(3)을 형성하고, 식각 마스크를 이용하여 N
+ 채널층(3)을 소정의 두께만큼 1차 경사 식각하고, N
+ 채널층의 식각된 부분과 식각되지 않은 N
+ 채널층의 표면이 평탄한 면이되도록 제 1 평탄화 막(5)을 형성하고, 이 평탄화막을 식각하여 식각되지 않은 N
+ 채널층의 상부가 노출되도록 한 다음, 평탄화막을 식각 마스크로 이용하여 N
+ 채널층(3)을 2차 경사식각하여, 1, 2차 경사식각 경계부분의 N
+ 채널층을 뾰족한 형상의 구조를 갖도록 형성하고, N
+ 채널층의 전면에 제 2 평탄화막(7)을 형성하고, 이 제 2 평탄화 막을 식각하여 상기 N
+ 채널층의 뽀족한 부분을 원하는 폭이 되도록 노출시킨 후, 소스와 드레인의 저항성 접촉을 형성한 다음 노출된 N
+ 층을 식각하여 게이트 영역을 정의하고 여기에 게이트 금속을 형� ��하여 트랜지스터를 제작한다. 따라서 본 발명은 제 2 평탄화 막의 식각 과정에서 드러난 N
+ 채널층의 크기에 의해 게이트 크기가 정의되므로 처음 형성되는 패턴의 크기와 관계없이 게이트의 폭을 충분히 작게 할 수 있을 뿐 아니라, 2차 식각 과정에서 N
+ 채널층을 제거하여 MESFET의 게이트와 드레인의 항복전압을 높일 수 있다.

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