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1. 发明公开

KR1020070116924A 혼합 수퍼스칼라 및 ＶＬＩＷ 명령을 발행하고 처리하는방법 및 시스템 有权
标题翻译：混合超级和VLIW指令发布和处理方法和系统
公开(公告)号：KR1020070116924A
公开(公告)日：2007-12-11
申请号：KR1020077024739
申请日：2006-03-28
申请人： 퀄컴 인코포레이티드
发明人： 아메드,무하메드 , 플론드케,에리치 , 코드레스쿠,루씨안 , 앤더슨,윌리암씨.
IPC分类号： G06F9/38
CPC分类号： G06F9/3853 , G06F9/3836 , G06F9/3838 , G06F9/3857
摘要： Techniques for processing transmissions in a communications (e.g., CDMA) system. A method and system for issuing and executing mixed architecture instructions in a multiple-issue digital signal processor receives in a mixed instruction listing a plurality of digital signal processor instructions. The plurality of digital signal processor instructions includes a plurality of parallel executable instructions (e.g., VLIW instructions or instruction packets) mixed among a plurality of series executable instructions (e.g., superscalar instructions). The series executable instructions are associated by various instruction dependencies. The method and system further identify in the mixed instruction listing the plurality of parallel executable instructions. Once identified, the parallel executable instructions are first executed in parallel irrespective of any such instruction's relative order in the mixed instruction listing. Then, the series executable instructions are executed serially according to said various instruction dependencies.
摘要翻译：用于在通信（例如，CDMA）系统中处理传输的技术。用于在多问题数字信号处理器中发出和执行混合架构指令的方法和系统以列出多个数字信号处理器指令的混合指令接收。多个数字信号处理器指令包括在多个串行可执行指令（例如，超标量指令）中混合的多个并行可执行指令（例如，VLIW指令或指令分组）。该系列可执行指令通过各种指令依赖关联。该方法和系统进一步标识列出多个并行可执行指令的混合指令。一旦确定，并行执行并行执行指令，而不管混合指令列表中的这种指令的相对顺序如何。然后，根据所述各种指令依赖性，串行执行指令被串行执行。

2. 发明公开

KR1020100087409A 혼합 수퍼스칼라 및 ＶＬＩＷ 명령을 발행하고 처리하는 방법 및 시스템 无效
标题翻译：混合超级和VLIW指令发布和处理方法和系统
公开(公告)号：KR1020100087409A
公开(公告)日：2010-08-04
申请号：KR1020107015860
申请日：2006-03-28
申请人： 퀄컴 인코포레이티드
发明人： 아메드,무하메드 , 플론드케,에리치 , 코드레스쿠,루씨안 , 앤더슨,윌리암씨.
IPC分类号： G06F9/38
CPC分类号： G06F9/3853 , G06F9/3836 , G06F9/3838 , G06F9/3857
摘要： 통신(예컨대, CDMA) 시스템에서 전송들을 처리하기 위한 기술들이 제시된다. 다중-발행(multiple-issue) 디지털 신호 처리기에서 혼합 구조(mixed architecture) 명령들을 발행(issue)하고 실행하기 위한 방법 및 시스템은 복수의 디지털 신호 처리기 명령들을 열거(list)하는 혼합 명령(mixed instruction)을 수신한다. 상기 복수의 디지털 신호 처리기 명령들은 복수의 직렬 실행가능 명령(series executable instruction)들(예컨대, 수퍼스칼라(superscalar) 명령들 간에 혼합된 복수의 병렬 실행가능 명령(parallel executable instruction)들(예컨대, VLIW 명령들 또는 명령 패킷들)을 포함한다. 상기 직렬 실행가능 명령들은 다양한 명령 종속성(dependency)들로써 의해 연관된다. 상기 방법 및 시스템은 추가로 상기 복수의 병렬 실행가능 명령들을 열거하는 혼합 명령을 식별한다. 식별이 되면, 상기 병렬 실행가능 명령들은 상기 혼합 명령 목록 내의 임의의 그러한 명령들의 상대적인 순서에 상관없이 먼저 병렬로 실행된다. 그리고 나서, 상기 직렬 실행가능 명령들이 상기 다양한 명령 종속성들에 따라서 직렬로 실행된다.

3. 发明公开

KR1020090035583A 마이크로프로세서내의 예외트리거링 페이지를 표시하기 위한 방법 및 장치 有权
标题翻译：在微处理器中显示异常触发页的方法和系统
公开(公告)号：KR1020090035583A
公开(公告)日：2009-04-09
申请号：KR1020097002355
申请日：2007-07-13
申请人： 퀄컴 인코포레이티드
发明人： 코드레슈,루시안 , 플론드케,에리히 , 아메드,무하메드 , 잔자남,비자야쿠마르
IPC分类号： G06F12/10 , G06F9/06 , G06F7/00
CPC分类号： G06F12/1009 , G06F12/1027 , G06F2212/684
摘要： A method and system to indicate which page within a software-managed page table triggers an exception within a microprocessor, such as, for example, a digital signal processor, wherein a software-managed translation lookaside buffer (TLB) module receives a virtual address produced by an instruction within a Very Long Instruction Word (VLIW) packet, such as, for example, a fetch instruction, and further compares the virtual address to each stored TLB entry. If a match exists, then the TLB module outputs a corresponding mapped physical address for the instruction. Otherwise, if the VLIW packet spans two pages, where a first page is present as a TLB entry within the TLB module and the second page is missing from the stored TLB entries, an indication bit within a data field of a control register is set to identify the TLB miss exception to a software management unit. The software management unit retrieves the indication bit information from the register and further performs a page table look-up within the software-managed page table using the indication bit information in order to retrieve the missing page information. Subsequently, the missing page information is written into a new TLB entry within the TLB module for subsequent virtual address translation and execution of the packet of instructions.
摘要翻译：一种方法和系统，用于指示软件管理的页表内的哪个页面在微处理器（例如数字信号处理器）内触发异常，其中软件管理的翻译后备缓冲器（TLB）模块接收产生的虚拟地址通过超长指令字（VLIW）分组（例如，获取指令）中的指令，并且还将虚拟地址与每个存储的TLB条目进行比较。如果匹配存在，则TLB模块输出相应的映射物理地址。否则，如果VLIW分组跨越两页，其中第一页作为TLB模块中的TLB条目存在，并且第二页从存储的TLB条目丢失，则将控制寄存器的数据字段内的指示位设置为识别软件管理单元的TLB错误异常。软件管理单元从寄存器检索指示位信息，并使用指示位信息进一步在软件管理的页表中执行页表查找，以便检索丢失页信息。随后，丢失的页面信息被写入TLB模块中的新TLB条目，用于随后的虚拟地址转换和指令分组的执行。

4. 发明授权

KR101072645B1 마이크로프로세서내의 예외트리거링 페이지를 표시하기 위한 방법 및 장치 有权
标题翻译：在微处理器中显示异常页的方法和系统
公开(公告)号：KR101072645B1
公开(公告)日：2011-10-11
申请号：KR1020097002355
申请日：2007-07-13
申请人： 퀄컴 인코포레이티드
发明人： 코드레슈,루시안 , 플론드케,에리히 , 아메드,무하메드 , 잔자남,비자야쿠마르
IPC分类号： G06F12/10 , G06F9/06 , G06F7/00
CPC分类号： G06F12/1009 , G06F12/1027 , G06F2212/684
摘要： 본발명은소프트웨어-관리페이지테이블내의어느페이지가예컨대디지털신호프로세서와같은마이크로프로세서내에서예외를트리거링하는지를표시하기위한방법및 시스템에관한것이며, 소프트웨어-관리변환참조버퍼(TLB: translation look-aside buffer) 모듈은예컨대페치명령(fetch instruction)과같은긴 명령어워드 (VLIW: Very Long Instruction Word) 패킷내의명령에의하여생성된가상어드레스를수신하며, 이가상어드레스와각각의저장된 TLB 엔트리를비교한다. 만일매치(match)가존재하면, TLB 모듈은명령에대한대응하는매핑된물리어드레스를출력한다. 그렇치않고, 만일 VLIW 패킷이 2개의페이지들에걸쳐있으면(여기서, 제 1 페이지는 TLB 모듈내의 TLB 엔트리로서제공되며제 2 페이지는저장된 TLB 엔트리들로부터미싱(missing)된다), 제어레지스터의데이터필드내의표시비트(indication bit)는소프트웨어관리유닛에대한 TLB 미스예외를식별하기위하여세팅된다. 소프트웨어관리유닛은레지스터로부터표시비트정보를검색하고, 미싱(missing) 페이지정보를검색하기위하여표시비트정보를사용하여소프트웨어-관리페이지테이블내의페이지테이블룩-업(look-up)을수행한다. 다음으로, 미싱페이지정보는명령들의패킷의다음가상어드레스변환및 실행을위하여 TLB 모듈내의새로운 TLB 엔트리에기록된다.

5. 发明授权

KR101253155B1 혼합 수퍼스칼라 및 ＶＬＩＷ 명령을 발행하고 처리하는방법 및 시스템 有权
标题翻译：混合超级和VLIW指令发布和处理方法和系统
公开(公告)号：KR101253155B1
公开(公告)日：2013-04-10
申请号：KR1020077024739
申请日：2006-03-28
申请人： 퀄컴 인코포레이티드
发明人： 아메드,무하메드 , 플론드케,에리치 , 코드레스쿠,루씨안 , 앤더슨,윌리암씨.
IPC分类号： G06F9/38
CPC分类号： G06F9/3853 , G06F9/3836 , G06F9/3838 , G06F9/3857
摘要： 통신(예컨대, CDMA) 시스템에서 전송들을 처리하기 위한 기술들이 제시된다. 다중-발행(multiple-issue) 디지털 신호 처리기에서 혼합 구조(mixed architecture) 명령들을 발행(issue)하고 실행하기 위한 방법 및 시스템은 복수의 디지털 신호 처리기 명령들을 열거(list)하는 혼합 명령(mixed instruction)을 수신한다. 상기 복수의 디지털 신호 처리기 명령들은 복수의 직렬 실행가능 명령(series executable instruction)들(예컨대, 수퍼스칼라(superscalar) 명령들 간에 혼합된 복수의 병렬 실행가능 명령(parallel executable instruction)들(예컨대, VLIW 명령들 또는 명령 패킷들)을 포함한다. 상기 직렬 실행가능 명령들은 다양한 명령 종속성(dependency)들로써 의해 연관된다. 상기 방법 및 시스템은 추가로 상기 복수의 병렬 실행가능 명령들을 열거하는 혼합 명령을 식별한다. 식별이 되면, 상기 병렬 실행가능 명령들은 상기 혼합 명령 목록 내의 임의의 그러한 명령들의 상대적인 순서에 상관없이 먼저 병렬로 실행된다. 그리고 나서, 상기 직렬 실행가능 명령들이 상기 다양한 명령 종속성들에 따라서 직렬로 실행된다.

6. 发明授权

KR101041647B1 캐시 메모리의 최대 상주 교체를 위한 방법 및 시스템 有权
标题翻译：用于缓存存储器最大容量替换的方法和系统
公开(公告)号：KR101041647B1
公开(公告)日：2011-06-14
申请号：KR1020087030621
申请日：2007-05-17
申请人： 퀄컴 인코포레이티드
发明人： 아메드,무하메드
IPC分类号： G06F12/08 , G06F12/12 , G11C8/04
CPC分类号： G06F12/123 , G06F12/0859 , G06F12/126 , G06F12/128 , Y02D10/13
摘要： 본 발명은 태그 미스 할당에 후속하는 복수의 세트 방식들의 상주를 최대화하기 위해 캐시 메모리 할당을 교체하는 것을 포함하는, CDMA-기반 제품들 및 서비스들에서 사용하기 위한 기술들에 관한 것이다. 여기서, 캐시 메모리를 위한 희생 방식 들의 선입 선출(FIFO) 교체 리스팅을 형성하는 단계들을 포함하며, 상기 FIFO 교체 리스팅의 깊이는 상기 캐시 세트에서의 방식들의 수와 거의 같다. 본 발명의 방법 및 시스템은 태그 미스가 태그 미스 할당을 초래하는 경우에만 상기 FIFO 교체 리스팅에 희생 방식을 배치하며, 상기 희생 방식은 임의의 사전 선택된 희생 방식 이후에 상기 FIFO 교체 리스팅의 테일에서 배치된다. 상기 FIFO 교체 리스팅에서의 희생 방식의 사용은 상기 희생 방식의 불완전한 사전 할당이 발생하는 경우에 예를 들어, 희생 방식의 이러한 초기 할당이 완료될 때까지 재사용 요청을 중지하거나, 혹은 상기 희생 방식의 이러한 초기 할당이 완료될 때까지 재사용 요청을 재실행함으로써 방지된다.

7. 发明授权

KR100974383B1 멀티스레딩 프로세서에서 가변 스레드 할당 및 스위칭을 수행하기 위한 방법 및 시스템 有权
标题翻译：在多处理器中可变螺纹分配和切换的方法和系统
公开(公告)号：KR100974383B1
公开(公告)日：2010-08-05
申请号：KR1020077024374
申请日：2006-03-23
申请人： 퀄컴 인코포레이티드
发明人： 아메드,무하메드 , 쟈밀,수야트 , 플론드케,에리치 , 코드레스쿠,루씨안 , 앤더슨,윌리암씨.
IPC分类号： G06F9/38
CPC分类号： G06F9/3851
摘要： 본 발명은 통신 시스템(예컨대, CDMA)에서의 전송들을 처리하는 기술들에 관한 것이다. 기술된 요지의 양상은 멀티스레딩 프로세서상에서 명령들을 처리하는 방법을 포함한다. 멀티스레딩 프로세서는 다수의 프로세서 스레드들을 통해 다수의 스레드들을 처리한다. 본 방법은 멀티스레딩 프로세서가 동작하는 동작 주파수 F를 결정하는 단계를 포함한다. 그 다음에, 본 방법은 다수의 활성 스레드들 사이에서 프로세싱의 스위칭을 트리거링하는 가변 스레드 스위치 타임아웃 상태를 결정한다. 가변 스레드 스위치 타임아웃 상태는 다수의 활성 스레드들의 각각이 주파수 F의 할당된 부분의 주파수에서 동작하도록 변화한다. 활성 스레드들이 동작하는 할당된 부분은 멀티스레딩 프로세서의 동작을 최적화하기 위하여 적어도 부분적으로 결정된다. 본 방법은 가변 스레드 스위치 타임아웃 상태의 발생시에 활성 스레드들중 제 1 스레드로부터 활성 스레드들중 다음 스레드로 처리를 스위칭한다.

8. 发明公开

KR1020090025243A 캐시 메모리의 최대 상주 교체를 위한 방법 및 시스템 有权
标题翻译：用于缓存存储器最大容量替换的方法和系统
公开(公告)号：KR1020090025243A
公开(公告)日：2009-03-10
申请号：KR1020087030621
申请日：2007-05-17
申请人： 퀄컴 인코포레이티드
发明人： 아메드,무하메드
IPC分类号： G06F12/08 , G06F12/12 , G11C8/04
CPC分类号： G06F12/123 , G06F12/0859 , G06F12/126 , G06F12/128 , Y02D10/13
摘要： Techniques for use in CDMA-based products and services, including replacing cache memory allocation so as to maximize residency of a plurality of set ways following a tag-miss allocation. Herein, steps forming a first-in, first-out (FIFO) replacement listing of victim ways for the cache memory, wherein the depth of the FIFO replacement listing approximately equals the number of ways in the cache set. The method and system place a victim way on the FIFO replacement listing only in the event that a tag-miss results in a tag-miss allocation, the victim way is placed at the tail of the FIFO replacement listing after any previously selected victim way. Use of a victim way on the FIFO replacement listing is prevented in the event of an incomplete prior allocation of the victim way by, for example, stalling a reuse request until such initial allocation of the victim way completes or replaying a reuse request until such initial allocation of the victim way completes.
摘要翻译：在基于CDMA的产品和服务中使用的技术，包括替换高速缓存存储器分配，以便在标签错失分配之后最大化多个设置路径的驻留。这里，形成用于高速缓冲存储器的受害方式的先入先出（FIFO）替换列表的步骤，其中FIFO替换列表的深度近似等于高速缓存集中的路数。只有在标签错失导致标签错失分配的情况下，该方法和系统才会将受害者的方式置于FIFO替换列表中，受害者的方式将放置在先前选择的受害方式之后的FIFO替换列表的尾部。在受害者方式的不完整的先前分配的情况下，通过停止重用请求直到受害方的初始分配完成或重放重用请求直到这样的初始化受害方的分配完成。

9. 发明公开

KR1020070116910A 멀티스레딩 프로세서에서 가변 스레드 할당 및 스위칭을 수행하기 위한 방법 및 시스템 有权
标题翻译：在多处理器中可变螺纹分配和切换的方法和系统
公开(公告)号：KR1020070116910A
公开(公告)日：2007-12-11
申请号：KR1020077024374
申请日：2006-03-23
申请人： 퀄컴 인코포레이티드
发明人： 아메드,무하메드 , 쟈밀,수야트 , 플론드케,에리치 , 코드레스쿠,루씨안 , 앤더슨,윌리암씨.
IPC分类号： G06F9/38
CPC分类号： G06F9/3851
摘要： Techniques for processing transmissions in a communications (e.g., CDMA) system. An aspect of the disclosed subject matter includes a method for processing instructions on a multithreaded processor. The multithreaded processor processes a plurality of threads via a plurality of processor pipelines. The method includes the step determining the operating frequency, F, at which the multithreaded processor operates. Then, the method determines a variable thread switch timeout state for triggering the switching of the processing among the plurality of active threads. The variable thread switch timeout state varies so that each of the plurality of active threads operates at a frequency of an allocated portion of the frequency, F. The allocated portion at which the active threads operate is determined at least in part in order to optimize the operation of the multithreaded processor. The method furtherswitches the processing from a first one of the active threads to a next one of the active threads upon the occurrence of the variable thread switch timeout state.
摘要翻译：用于在通信（例如，CDMA）系统中处理传输的技术。所公开的主题的一个方面包括用于在多线程处理器上处理指令的方法。多线程处理器经由多个处理器管线处理多个线程。该方法包括确定多线程处理器工作的工作频率F的步骤。然后，该方法确定用于触发多个活动线程之间的处理切换的可变线程切换超时状态。可变线程切换超时状态改变，使得多个活动线程中的每一个以所分配的频率部分F的频率运行。活动线程运行的分配部分至少部分地被确定，以便优化操作多线程处理器。在发生可变线程切换超时状态时，该方法还将从主动线程中的第一个到下一个活动线程的处理开关。

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