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1. 发明授权

KR102148236B1 반도체 장치 有权
公开(公告)号：KR102148236B1
公开(公告)日：2020-08-26
申请号：KR1020130148465
申请日：2013-12-02
申请人： 에스케이하이닉스 주식회사
发明人： 정재홍 , 최윤석
IPC分类号： H01L27/088

2. 发明公开

KR1020150113365A 퓨즈 어레이 审中-实审
标题翻译：保险丝阵列
公开(公告)号：KR1020150113365A
公开(公告)日：2015-10-08
申请号：KR1020140036532
申请日：2014-03-28
申请人： 에스케이하이닉스 주식회사
发明人： 김소영 , 정재홍
IPC分类号： H01L21/82 , H01L23/62
CPC分类号： G11C17/16 , H01L27/11206
摘要： 복수의이-퓨즈를포함한퓨즈어레이가제공된다. 본발명이실시예에따른퓨즈어레이는플로팅노드및 콘택노드를포함하는복수의활성영역, 상기복수의활성영역각각에중첩되고상기플로팅노드와상기콘택노드사이에서상호이격된복수의게이트를포함하는이-퓨즈; 및둘 이상의상기이-퓨즈를포함하되, 상기플로팅노드를공유하거나, 또는상기콘택노드를공유하는복수의퓨즈셋을포함한다.
摘要翻译：提供具有电子熔丝的熔丝阵列。根据本发明的实施例的熔丝阵列包括：具有浮动节点和接触节点的多个有效区域; 电子熔丝与每个有效区域重叠，其中所述E熔丝包括在所述浮动节点和所述接触节点之间彼此分离的多个栅极; 以及具有至少两个用于共享浮动节点或接触节点的E熔丝的多个熔丝组。

3. 发明公开

KR1020150063737A 반도체 장치 审中-实审
标题翻译： SEMICONDUCTOR APPARATUS
公开(公告)号：KR1020150063737A
公开(公告)日：2015-06-10
申请号：KR1020130148465
申请日：2013-12-02
申请人： 에스케이하이닉스 주식회사
发明人： 정재홍 , 최윤석
IPC分类号： H01L27/088
CPC分类号： H01L27/0288 , H01L27/0207 , H01L27/0255 , H01L27/092
摘要： 본기술은반도체장치에관한것으로, 본기술에따른반도체장치는전원과직접적으로연결되는복수개의메인패턴이형성되는메인패턴블록및 상기메인패턴블록의주변에형성되는하나이상의더미패턴블록을포함하고, 상기하나이상의더미패턴블록중 어느하나의더미패턴블록은상기메인패턴블록을보호하기위해형성되는보호부를포함하는것을특징으로한다.
摘要翻译：半导体装置技术领域本发明涉及半导体装置。根据本发明的半导体装置包括：主图案块，其包括直接连接到电源的多个主图案，以及形成在主图案块周围的一个或多个虚拟图案块，其中，所述一个或多个虚拟图案块其特征在于包括形成为保护主图案块的保护部件。

4. 发明公开

KR1020150087540A 안티 퓨즈 어레이 구조 审中-实审
标题翻译：反制阵列架构
公开(公告)号：KR1020150087540A
公开(公告)日：2015-07-30
申请号：KR1020140007621
申请日：2014-01-22
申请人： 에스케이하이닉스 주식회사
发明人： 정재홍
IPC分类号： H01L21/82
CPC分类号： G11C17/16 , H01L23/5252 , H01L2924/0002 , H01L2924/00
摘要： 프로그램여부에따라단락여부가결정되는프로그램트랜지스터를포함하고, 비트라인과상기프로그램트랜지스터에연결되어상기프로그램트랜지스터의단락여부를각각상기비트라인으로출력하는리드트랜지스터로구성되는안티퓨즈에서, 반도체기판내에제1 방향으로형성된활성영역; 상기활성영역상에형성되고상기비트라인과접속된비트라인콘택부; 상기프로그램트랜지스터상에구비되며, 상기활성영역내에전체또는일부가매립되어형성되는프로그램게이트전극;및상기리드트랜지스터상에구비되며, 상기프로그램게이트전극과상기비트라인콘택부사이에형성되는리드게이트전극을포함하는안티퓨즈가제공되며, 활성영역내에매립되는게이트구조로형성하여다수의안티퓨즈가어레이형태로구성되는안티퓨즈어레이의면적을줄일수 있다.
摘要翻译：在包括程序晶体管可以由程序短路或不短路的反熔丝中，并且包括连接到编程晶体管并将编程晶体管的短路输出到位线的引线晶体管，反熔丝包括有源区，其中在半导体中沿第一方向形成; 位线接触部分，形成在有源区上并连接到位线; 编程栅电极，其形成在编程晶体管上，并部分地或完全埋在有源区中; 以及形成在引线晶体管上并形成在编程栅电极和位线接触部之间的引线栅电极。可以减少反熔丝阵列的区域，其中反熔丝形成有埋在有源区中以形成阵列形状的栅极结构。

5. 发明公开

KR1020120051919A ＭＯＳ 트랜지스터를 포함하는 반도체 장치 无效
标题翻译：半导体器件包括MOS晶体管
公开(公告)号：KR1020120051919A
公开(公告)日：2012-05-23
申请号：KR1020100113291
申请日：2010-11-15
申请人： 에스케이하이닉스 주식회사
发明人： 정재홍
IPC分类号： H01L27/085 , H01L29/78
CPC分类号： H01L29/6681 , H01L27/0207 , H01L27/085
摘要： PURPOSE: A semiconductor device which includes a metal oxide semiconductor transistor is provided to change the shape of a gate of the transistor which has a biggest line width within a dummy pattern, thereby preventing collapse or deformation of a transistor pattern which has a small gate line width. CONSTITUTION: A gate line width(L21) of a first MOS(Metal Oxide Semiconductor) transistor(T21) is formed smaller than a gate line width(L20) of a second MOS transistor(T22). First and second MOS transistors respectively include first and second active regions(220,240). The first MOS transistor comprises a pair of first sources and a first drain(S21,D21). The first source and the first drain are electrically connected to a data input/output line by contacts(222,224) which are respectively formed on the first source and the first drain. The second MOS transistor comprises a pair of second sources and a second drain(S22,D22).
摘要翻译：目的：提供一种包括金属氧化物半导体晶体管的半导体器件，以改变在虚设图形内具有最大线宽的晶体管的栅极形状，从而防止具有小栅极线的晶体管图案的崩溃或变形宽度。构成：第一MOS（金属氧化物半导体）晶体管（T21）的栅极线宽度（L21）形成为小于第二MOS晶体管（T22）的栅极线宽度（L20）。第一和第二MOS晶体管分别包括第一和第二有源区（220,240）。第一MOS晶体管包括一对第一源极和第一漏极（S21，D21）。第一源极和第一漏极通过分别形成在第一源极和第一漏极上的触点（222,224）电连接到数据输入/输出线。第二MOS晶体管包括一对第二源极和第二漏极（S22，D22）。

6. 发明公开

KR1020110076503A 반도체 소자 无效
标题翻译：半导体器件
公开(公告)号：KR1020110076503A
公开(公告)日：2011-07-06
申请号：KR1020090133242
申请日：2009-12-29
申请人： 에스케이하이닉스 주식회사
发明人： 정재홍
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/4232 , H01L21/02225 , H01L21/108 , H01L29/78696
摘要： PURPOSE: A semiconductor device is provided to alleviate a hot electron induced punchthrough phenomenon and form an element isolating film, the active region of a substrate, and a gate line crossing the element isolating film and the active region. CONSTITUTION: An element isolating film(10) and the active region(20) of a substrate are prepared. The element isolating film defines the active region. A part of the surface edge of the active region adjacent to the element isolating film is curved. A gate line(40) crosses the element isolating film and the active region. One of a convexed pattern, a concaved pattern, and corrugated pattern is formed on the curved part of the active region. A gate insulating film is further interposed between the active region and the gate line.
摘要翻译：目的：提供半导体器件以减轻热电子引发的穿透现象，并形成元件隔离膜，衬底的有源区和与元件隔离膜和有源区交叉的栅极线。构成：制备元件隔离膜（10）和基底的有源区（20）。元件隔离膜限定有源区。与元件隔离膜相邻的有源区的表面边缘的一部分是弯曲的。栅极线（40）穿过元件隔离膜和有源区。在有源区域的弯曲部分上形成凸起图案，凹形图案和波纹图案中的一个。栅极绝缘膜进一步插入有源区和栅极线之间。

7. 发明公开

KR1020110002182A 레저버 커패시터 및 그를 갖는 리프셀 无效
标题翻译：储存电容器和具有该储存器的叶片池
公开(公告)号：KR1020110002182A
公开(公告)日：2011-01-07
申请号：KR1020090059639
申请日：2009-07-01
申请人： 에스케이하이닉스 주식회사
发明人： 정재홍
IPC分类号： H01L27/108 , H01L21/8242
CPC分类号： H01L28/40 , H01L21/76895 , H01L29/0619
摘要： PURPOSE: A reservoir capacitor and a leaf cell having the same are provided to obtain large area for forming the capacitance by reducing the area required for node relative to the overall capacitor area. CONSTITUTION: An element isolation film(34) is locally formed on a bulk(22). A gate(20) is formed on upper part of the bulk and the element isolation film. The gate comprises at least one open area corresponding to the bulk region adjacent to the element isolation film. A first wiring(30) forms the contact with the gate in response with the area formed on the element isolation film.
摘要翻译：目的：提供储存电容器和具有该储存电容器的叶单元以通过减小节点相对于整个电容器面积所需的面积来获得用于形成电容的大面积。构成：元件隔离膜（34）在本体（22）上局部形成。栅极（20）形成在块体的上部和元件隔离膜上。栅极包括对应于与元件隔离膜相邻的主体区域的至少一个开口区域。响应于形成在元件隔离膜上的区域，第一布线（30）与栅极形成接触。

8. 发明公开

KR1019990081430A 고체 촬상 소자 및 그 제조방법 无效
标题翻译：固态成像装置及其制造方法
公开(公告)号：KR1019990081430A
公开(公告)日：1999-11-15
申请号：KR1019980015368
申请日：1998-04-29
申请人： 에스케이하이닉스 주식회사
发明人： 박윤상 , 정재홍
IPC分类号： H01L27/148
摘要： 본 발명은 제 1 폴리 게이트와 제 2 폴리 게이트간의 중첩 부분이 없도록하여 중첩부의 예리한 단부에 의한 손상과 제 1 폴리 게이트와 제 2 폴리 게이트간의 내압을 낮출 수 있도록 함으로써 고집적 화소를 제작할 수 있도록 한 고체 촬상 소자 및 그 제조방법에 관한 것으로서, 반도체 기판과, 상기 반도체 기판의 표면내에 형성되는 반대 도전형의 웰 영역과, 상기 웰 영역의 표면에 형성되는 BCCD 영역과, 상기 BCCD 영역의 상측에 일정한 간격을 갖고 스트립 라인 형태로 형성되는 복수개의 제 1 폴리 게이트들과, 상기 제 1 폴리 게이트들과 일정한 간격을 갖으면서 제 1 폴리 게이트들 사이에 형성되는 복수개의 제 2 폴리 게이트들과, 그리고 상기 각 제 1 폴리 게이트 및 제 2 폴리 게이트의 일정영역에 매트릭스 형태로 형성되는 복수개의 광전 변환 영역들� �� 포함하여 구성됨을 특징으로 한다.

9. 发明授权

KR102166748B1 퓨즈 어레이 有权
公开(公告)号：KR102166748B1
公开(公告)日：2020-10-19
申请号：KR1020140036532
申请日：2014-03-28
申请人： 에스케이하이닉스 주식회사
发明人： 김소영 , 정재홍
IPC分类号： H01L21/82 , H01L23/62

10. 发明公开

KR1020170037201A 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃 审中-实审
标题翻译：包含子字线驱动器的半导体存储器件的布局
公开(公告)号：KR1020170037201A
公开(公告)日：2017-04-04
申请号：KR1020150136446
申请日：2015-09-25
申请人： 에스케이하이닉스 주식회사
发明人： 정재홍
IPC分类号： H01L27/108 , H01L27/06
CPC分类号： G11C5/025 , G11C5/063 , G11C8/08 , H01L23/528 , H01L27/0207 , H01L27/092 , H01L27/105 , H01L27/11582 , H01L28/00
摘要： 본출원의일 실시예에따른서브워드라인드라이버를포함하는반도체메모리장치의레이아웃은서브워드라인드라이버의 PMOS 영역에있어서, 다수의활성영역과, 활성영역을지나는메인워드라인이배치되며, 메인워드라인은세 개의게이트라인을포함하는것을특징으로하는서브워드라인드라이버를포함하는것을특징으로한다.
摘要翻译：包括根据本申请的实施例的子字线驱动器的半导体存储器件的布局使得在子字线驱动器的PMOS区域中布置多个有源区域和穿过有源区域的主字线，其中线包括三条门线。

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