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1. 发明公开

KR1020160146205A 반도체 장치 및 반도체 장치의 제조 방법 审中-实审
标题翻译：半导体器件及制造半导体器件的方法
公开(公告)号：KR1020160146205A
公开(公告)日：2016-12-21
申请号：KR1020150083148
申请日：2015-06-12
申请人： 삼성전자주식회사
发明人： 조용상 , 배상우 , 전현석 , 정영석
IPC分类号： H01L23/522 , H01L23/52 , H01L23/535 , H01L23/488 , H01L21/8234
CPC分类号： H01L24/02 , H01L23/3114 , H01L23/525 , H01L23/585 , H01L24/05 , H01L24/13 , H01L24/94 , H01L2224/02235 , H01L2224/0235 , H01L2224/0237 , H01L2224/02379 , H01L2224/02381 , H01L2224/0239 , H01L2224/0401 , H01L2224/05569 , H01L2224/13024 , H01L2224/131 , H01L2224/94 , H01L2924/01022 , H01L2924/01028 , H01L2924/01029 , H01L2924/141 , H01L2924/351 , H01L2924/00012 , H01L2924/014 , H01L2224/0231 , H01L2224/11
摘要： 반도체장치및 반도체장치의제조방법이제공된다. 반도체장치는, 기판상에형성된게이트구조물을포함하는반도체칩; 상기반도체칩의상면에형성되고, 상기반도체칩의제1 전극패드와제1 솔더볼을전기적으로연결하는제1 재배선층; 상기반도체칩의상면에형성되고, 상기반도체칩의제2 전극패드와제2 솔더볼을전기적으로연결하는제2 재배선층; 및상기제1 재배선층 및상기제2 재배선층 상에형성되는절연층을포함하고, 상기게이트구조물의제1 영역은상기제1 재배선층과오버랩되고, 상기게이트구조물의상기제1 영역과다른제2 영역은상기제2 재배선층과오버랩되고, 상기게이트구조물의상기제1 영역및 상기제2 영역사이의제3 영역은상기제1 재배선층 및상기제2 재배선층 사이에서노출되고, 상기제1 재배선층 및상기제2 재배선층은상기게이트구조물을향한방향으로만곡되어상기게이트구조물에스트레스를가한다.
摘要翻译：半导体器件包括半导体芯片，其包括在衬底上的至少一个栅极结构，所述栅极结构包括第一区域，与第一区域不同的第二区域以及第一和第二区域之间的第三区域，第一再分布所述第一再分配层被配置为将所述半导体芯片的第一电极焊盘电连接到第一焊球并与所述栅极结构的所述第一区域重叠，所述第二再分配层在所述第一焊盘的顶表面上所述半导体芯片，所述第二再分配层被配置为将所述半导体芯片的第二电极焊盘电连接到第二焊球，并且与所述栅极结构的所述第二区域重叠以使得所述第三区域被暴露，以及在所述第一重新分布上的绝缘层层和第二再分布层。

2. 发明公开

KR1020140099728A 비휘발성 메모리 소자 및 이의 제조 방법 审中-实审
标题翻译：非易失性存储器件及其制造方法
公开(公告)号：KR1020140099728A
公开(公告)日：2014-08-13
申请号：KR1020130012495
申请日：2013-02-04
申请人： 삼성전자주식회사
发明人： 서보영 , 박원호 , 전창민 , 조용상
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L27/11521 , G11C16/0408 , H01L21/28273 , H01L29/42328 , H01L29/42336 , H01L29/66825 , H01L29/7881 , H01L21/76224 , H01L27/11524 , H01L27/11526
摘要： The purpose of the present invention is to provide a nonvolatile memory device capable of improving the efficiency of program and erase, improving the reliability, and reducing the size of a device by using an edge structure formed in a substrate. The nonvolatile memory device comprises a substrate; a trench formed in the substrate; a first gate pattern including a first lower gate electrode with a first portion formed in the trench and a second portion protruding from the substrate; a second gate pattern adjacent to one side of the first gate pattern and including a second gate electrode which is formed on the substrate and is insulated from the first gate pattern; and an impurity region formed on the other side of the first gate pattern, opposite to the one side of the first gate pattern and overlapping a portion of the trench.
摘要翻译：本发明的目的是提供一种能够通过使用形成在基板中的边缘结构来提高编程和擦除效率，提高可靠性和减小器件尺寸的非易失性存储器件。非易失性存储器件包括衬底; 在衬底中形成的沟槽; 第一栅极图案，包括形成在沟槽中的第一部分的第一下部栅电极和从衬底突出的第二部分; 第二栅极图案，与第一栅极图案的一侧相邻并且包括形成在基板上并与第一栅极图案绝缘的第二栅电极; 以及形成在第一栅极图案的另一侧上的与第一栅极图案的一侧相对并且与沟槽的一部分重叠的杂质区域。

3. 发明授权

KR102249316B1 웨이퍼 캐리어 有权
公开(公告)号：KR102249316B1
公开(公告)日：2021-05-07
申请号：KR1020140106985
申请日：2014-08-18
申请人： 삼성전자주식회사
发明人： 추연식 , 박수재 , 노재헌 , 조용상
IPC分类号： H01L21/673 , B65D85/38
摘要： 웨이퍼캐리어가제공된다. 상기웨이퍼캐리어는, 웨이퍼를수납하고, 순서대로적층된제1 및제2 층을포함하는바디부, 바디부상에장착되는덮개, 덮개상에장착된제1 에어필터및 바디부의측면에장착된제2 에어필터를포함하되, 제2 층은제1 층과웨이퍼사이에배치되고, 웨이퍼와마주보는제2 층의일면은대전방지처리가된다.

4. 发明授权

KR102245131B1 프로그램 가능한 신뢰성 에이징 타이머를 이용하는 장치 및 방법 有权
公开(公告)号：KR102245131B1
公开(公告)日：2021-04-28
申请号：KR1020140144283
申请日：2014-10-23
申请人： 삼성전자주식회사
发明人： 조용상 , 유창욱 , 최재원
IPC分类号： G01R31/26
摘要： 본발명은프로그램가능한신뢰성에이징타이머를이용하는장치및 방법에대하여개시된다. 장치는집적회로(IC)의기능을수행하는성능회로, IC의라이프타임을저장하는메모리부, 메모리부에저장된라이프타임에따라에이징타겟조건을셋팅하는제어부, 그리고에이징타겟조건에따라테스트패턴에스트레스를인가하고스트레스의결과를감지하여 IC의열화를판단하는신뢰성에이징타이머(RAT)를포함한다. RAT는스트레스결과로서라이프타임이전에 IC가열화되었다고판단되면성능회로의동작을리프레쉬한다.

5. 发明授权

KR101711477B1 반도체 소자의 티디디비 테스트 구조 및 이를 이용한 티디디비 테스트 방법 有权
标题翻译：时间依赖介质击穿TDDB测试结构的半导体器件和TDDB测试方法使用相同
公开(公告)号：KR101711477B1
公开(公告)日：2017-03-14
申请号：KR1020100044059
申请日：2010-05-11
申请人： 삼성전자주식회사
发明人： 조용상 , 안장혁 , 문일화 , 이재영 , 김경환
IPC分类号： H01L21/66
CPC分类号： G01R31/261 , G01R31/129
摘要： 본발명의반도체소자의티디디비테스트구조는두 개의전극사이에유전체층이형성된제1 테스트패턴을갖는제1 테스트셀과, 상기제1 테스트셀과떨어져서형성되고두 개의전극사이에유전체층이형성된제2 테스트패턴을갖는제2 테스트셀과, 티디디비테스트시상기제1 테스트셀과제2 테스트셀간에전기적으로상호간섭을방지할수 있는배리어영역을구비한다. 상기제1 테스트셀은상기반도체기판의제1 도전형의제1 웰상에형성되고, 상기제2 테스트셀은상기반도체기판의제1 도전형의제2 웰상에형성되고, 상기배리어영역은상기반도체기판의상기제1 웰및 제2 웰사이에형성되고상기제1 도전형과반대인제2 도전형의제3 웰이다.
摘要翻译：半导体器件的时间依赖介质击穿（TDDB）测试结构包括：具有第一测试图案的第一测试单元，其中在两个电极之间形成介电层; 第二测试单元，与第一测试单元间隔开，并具有第二测试图案，其中在两个电极之间形成介电层; 以及阻挡区域，被配置为在TDDB测试期间防止在第一测试单元和第二测试单元之间发生电干扰。

6. 发明公开

KR1020110124589A 반도체 소자의 티디디비 테스트 구조 및 이를 이용한 티디디비 테스트 방법 有权
标题翻译：时间依赖性介电破坏（TDDB）半导体器件的测试结构和TDDB测试方法
公开(公告)号：KR1020110124589A
公开(公告)日：2011-11-17
申请号：KR1020100044059
申请日：2010-05-11
申请人： 삼성전자주식회사
发明人： 조용상 , 안장혁 , 문일화 , 이재영 , 김경환
IPC分类号： H01L21/66
CPC分类号： G01R31/261 , G01R31/129 , H01L22/12
摘要： PURPOSE: A TDDB(Time Dependent Dielectric Breakdown) test structure of a semiconductor device and a TDDB testing method are provided to shorten the measurement time of a TDDB test by measuring a plurality of test cells including a test pattern. CONSTITUTION: A first test cell(1) and a second test cell(3) are arranged on a substrate(10). The first test cell includes a first test pattern(23). The first test pattern includes a first dielectric layer(20a) and a first gate electrode(22a). A second test cell includes a second test pattern(25). The second test pattern includes a second dielectric layer(20b) and a gate electrode(22b).
摘要翻译：目的：提供半导体器件的TDDB（时间依赖介质击穿）测试结构和TDDB测试方法，以通过测量包括测试图案的多个测试单元来缩短TDDB测试的测量时间。构成：将第一测试电池（1）和第二测试电池（3）布置在衬底（10）上。第一测试单元包括第一测试图案（23）。第一测试图案包括第一介电层（20a）和第一栅电极（22a）。第二测试单元包括第二测试图案（25）。第二测试图案包括第二介质层（20b）和栅电极（22b）。

7. 发明公开

KR1020100037807A 오버 슈트 전압의 산출 방법 및 그를 이용한 게이트 절연막열화분석방법 有权
标题翻译：用于制造在晶体管上提供的过电压电压的方法和使用其的门绝缘降解分析
公开(公告)号：KR1020100037807A
公开(公告)日：2010-04-12
申请号：KR1020080097096
申请日：2008-10-02
申请人： 삼성전자주식회사
发明人： 김성수 , 신만영 , 안장혁 , 김성은 , 이남형 , 조용상
IPC分类号： G01R19/30 , G01R31/26 , H01L21/66
CPC分类号： G01R31/2623
摘要： PURPOSE: A method for producing an overshoot voltage supplied to a transistor and a gate insulation degradation analysis used the same are provided to easily calculate an overshoot voltage by using a time of supplying an input voltage and overvoltage out of the input voltage. CONSTITUTION: A first extraction value is corresponded to the multiply of acceleration elements. The acceleration elements are obtained in a test of the transistor. The transistor is formed on the wafer. The Transistor is employed in the circuit. The voltage out of the input voltage is received from the circuit. The time of supplying the voltage is calculated. A second extraction value is obtained by dividing the first extraction value with the supply time. The overshoot voltage is obtained by multiplying the second extraction value with the input value(S22).
摘要翻译：目的：提供用于产生提供给晶体管的过冲电压的方法和使用其的栅极绝缘劣化分析，以便通过使用从输入电压提供输入电压和过电压的时间来容易地计算过冲电压。构成：第一提取值对应于加速度元素的乘法。在晶体管的测试中获得加速元件。晶体管形成在晶片上。晶体管用于电路。从电路接收输入电压的电压。计算供电时间。通过将第一提取值与供给时间相除来获得第二提取值。通过将第二提取值与输入值相乘来获得过冲电压（S22）。

8. 发明公开

KR1020160047840A 프로그램 가능한 신뢰성 에이징 타이머를 이용하는 장치 및 방법 审中-实审
标题翻译：使用可编程可靠性老化定时器的装置和方法
公开(公告)号：KR1020160047840A
公开(公告)日：2016-05-03
申请号：KR1020140144283
申请日：2014-10-23
申请人： 삼성전자주식회사
发明人： 조용상 , 유창욱 , 최재원
IPC分类号： G01R31/26
CPC分类号： G01R31/2874 , G01R31/3004 , G01R31/3012
摘要： 본발명은프로그램가능한신뢰성에이징타이머를이용하는장치및 방법에대하여개시된다. 장치는집적회로(IC)의기능을수행하는성능회로, IC의라이프타임을저장하는메모리부, 메모리부에저장된라이프타임에따라에이징타겟조건을셋팅하는제어부, 그리고에이징타겟조건에따라테스트패턴에스트레스를인가하고스트레스의결과를감지하여 IC의열화를판단하는신뢰성에이징타이머(RAT)를포함한다. RAT는스트레스결과로서라이프타임이전에 IC가열화되었다고판단되면성능회로의동작을리프레쉬한다.
摘要翻译：在本发明中公开了使用可编程可靠性老化计时器的装置及其方法。该装置包括：执行集成电路（IC）功能的功能电路; 存储IC的寿命的存储单元; 控制单元，其根据存储在存储单元中的使用寿命来设置老化目标条件; 以及根据老化目标条件对测试图案施加应力的可靠性老化定时器（RAT），检测应力的结果，并且确定IC的劣化。如果由于应力而在IC的寿命之前确定IC的劣化，则RAT刷新功能电路的操作。

9. 发明公开

KR1020120139361A 이-퓨즈 구조체 및 그 동작 방법 审中-实审
标题翻译：电子保险丝结构及其操作方法
公开(公告)号：KR1020120139361A
公开(公告)日：2012-12-27
申请号：KR1020110059134
申请日：2011-06-17
申请人： 삼성전자주식회사
发明人： 조용상 , 구인택 , 김익환 , 오철환 , 김동훈
IPC分类号： H01L27/04 , H01L21/82
CPC分类号： H01L23/5256 , H01L27/0629 , H01L2924/0002 , H01L2924/00
摘要： PURPOSE: An E-fuse structure and an operating method thereof are provided to provide high reliability by isolating a first doping region and a second doping region in a well region. CONSTITUTION: A first doping region(120) of a first conductive type is formed on a substrate. A second doping region(130) of a second conductive type is formed on the substrate and is contacted with a first doping region. A conductive pattern covers the first and second doping regions and is contacted with the first and second doping regions. A first contact plug(162) of a conductive pattern covers the first doping region. A second contact plug(164) of a conductive pattern covers the second doping region.
摘要翻译：目的：提供E熔丝结构及其操作方法以通过隔离阱区中的第一掺杂区域和第二掺杂区域来提供高可靠性。构成：在衬底上形成第一导电类型的第一掺杂区域（120）。第二导电类型的第二掺杂区域（130）形成在衬底上并与第一掺杂区域接触。导电图案覆盖第一和第二掺杂区域并与第一和第二掺杂区域接触。导电图案的第一接触插塞（162）覆盖第一掺杂区域。导电图案的第二接触插塞（164）覆盖第二掺杂区域。

10. 发明公开

KR1020120050338A 접합 항복을 이용한 전기적 퓨즈 및 이를 구비하는 반도체 집적회로 无效
标题翻译：使用断路和半导体集成电路的电气保险丝
公开(公告)号：KR1020120050338A
公开(公告)日：2012-05-18
申请号：KR1020100111780
申请日：2010-11-10
申请人： 삼성전자주식회사
发明人： 조용상 , 강대림 , 김성수 , 남종익 , 이근봉 , 심혜원
IPC分类号： H01L27/02
CPC分类号： H01L23/62 , H01L29/861 , H01L2924/0002 , H01L2924/00
摘要： PURPOSE: An electrical fuse using junction breakdown and a semiconductor integrated circuit including the same are provided to improve compatibility according to a changed process by using a junction structure which is not influenced by a process. CONSTITUTION: A second active region(120) is doped to a second impurity type. A first silicide film(141) is formed on a part of an upper end portion of a first active region(110). A second silicide film(142) is formed on a part of an upper end portion of the second active region. The second silicide film is formed to be separated from the first silicide film. First and second contacts(151,152) are respectively formed on the upper end of the first and the second silicide films.
摘要翻译：目的：提供使用结击穿的电熔丝和包括其的半导体集成电路，以通过使用不受过程影响的结结构来改变根据改变的工艺的兼容性。构成：将第二有源区（120）掺杂到第二杂质类型。第一硅化物膜（141）形成在第一有源区（110）的上端部的一部分上。第二硅化物膜（142）形成在第二有源区的上端部的一部分上。第二硅化物膜形成为与第一硅化物膜分离。第一和第二触点（151,152）分别形成在第一和第二硅化物膜的上端。

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