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    • 5. 发明公开
    • 반도체 장치 및 그의 제조 방법
    • 半导体器件及其方法
    • KR1020000003873A
    • 2000-01-25
    • KR1019980025173
    • 1998-06-29
    • 삼성전자주식회사
    • 장순규
    • H01L21/28
    • PURPOSE: A semiconductor substrate and method thereof are provided to reduce a contact resistance formed at p-type impurity region without increasing the chip size. CONSTITUTION: The method comprises the steps of: forming a first conductive well(101) and a second conductive well(102) in a semiconductor substrate(100); forming a first impurity region(103) in the first conductive well(101); forming a second impurity region(104) in the second conductive well(102); forming an insulating layer(106) on the semiconductor substrate(100); and forming a contact hole(109) by etching the insulating layer(106) to expose the first and second impurity regions(103,104), wherein the width of the contact hole(109) formed in the first impurity region(103) is wider than that of the contact hole(109) formed in the second impurity region(104).
    • 目的:提供一种半导体衬底及其方法,以减小在p型杂质区形成的接触电阻而不增加芯片尺寸。 构成:该方法包括以下步骤:在半导体衬底(100)中形成第一导电阱(101)和第二导电阱(102); 在第一导电孔(101)中形成第一杂质区(103); 在所述第二导电孔(102)中形成第二杂质区(104); 在所述半导体衬底(100)上形成绝缘层(106); 以及通过蚀刻绝缘层(106)形成接触孔(109)以露出第一和第二杂质区域(103,104),其中形成在第一杂质区域(103)中的接触孔(109)的宽度比 在第二杂质区(104)中形成的接触孔(109)。
    • 6. 发明公开
    • 디램 셀 캐패시터의 제조 방법
    • KR1019990075358A
    • 1999-10-15
    • KR1019980009519
    • 1998-03-19
    • 삼성전자주식회사
    • 장순규
    • H01L27/04
    • 본 발명은 스토리지 노드의 쓰러짐을 방지하는 DRAM 셀 캐패시터의 제조 방법에 관한 것으로, 셀 트랜지스터를 포함하여 반도체 기판 상에 절연층이 형성된다. 절연층이 식각 되어 스토리지 노드 콘택홀이 형성된다. 콘택홀이 제 1 도전층으로 채워져서 스토리지 노드 콘택 플러그가 형성된다. 절연층의 일부 두께가 식각 되어 돌출된 형태의 콘택 플러그가 형성된다. 돌출된 형태의 콘택 플러그를 포함하여 절연층 상에 제 2 도전층이 형성된다. 제 2 도전층을 패터닝 하여 돌출된 형태의 콘택 플러그와 전기적으로 접속되는 스토리지 노드가 형성된다. 이때, 제 1 도전층은 제 2 도전층의 식각률과 같거나 그 보다 낮은 식각률을 갖는다. 이와 같은 반도체 장치의 제조 방법에 의해서, 돌출 형태의 스토리지 노드 콘택 플러그를 형성한 후 스토리지 노드를 형성함으로써, 스토리지 노드 형성을 위한 과식각 공정시 스토리지 노드 콘택홀의 입구에 발생되는 언더 컷을 방지할 수 있고, 따라서 언더 컷 부위에 가해지는 스트레스 및 후속 세정 공정 등에 의해 스토리지 노드가 쓰러지는 것을 방지할 수 있다.
    • 10. 发明授权
    • 반도체 메모리 장치 및 그의 제조방법
    • 半导体存储器件及其制造方法
    • KR100493021B1
    • 2005-06-07
    • KR1020020040091
    • 2002-07-10
    • 삼성전자주식회사
    • 장순규
    • H01L27/10
    • H01L27/10894G11C11/405G11C11/406G11C11/40603H01L21/823462H01L27/10873
    • 본 발명은 반도체 메모리 장치 및 그의 제조방법에 관한 것이다. 본 발명의 반도체 메모리 장치는, 반도체 기판 상에 소정의 구획을 형성하면서 메모리 소자들이 형성된 셀 영역과 이 셀 영역을 둘러싸고 형성된 주변회로 영역을 포함하는 반도체 메모리 장치에 있어서, 셀 영역에 형성되어 메모리 소자 역할을 하며 제1두께의 제1게이트 절연막을 가진 복수의 셀 트랜지스터와, 셀 영역과 인접하는 주변회로 영역에 형성되어 제1두께의 제1게이트 절연막을 가진 복수의 코아 트랜지스터 및 셀영역에 형성된 셀 트랜지스터의 게이트에 네거티브 바이어스(negative bias)를 인가할 수 있도록 주변회로 영역에 형성되어 제2두께의 제2게이트 절연막을 가진 복수의 게이트 네거티브 바이어스용 트랜지스터를 포함한다.
      이렇게 게이트에 네거티브 바이어스를 가해주는 트랜지스터의 제2게이트 절연막을 셀 영역 및 주변회로 영역의 제1게이트 절연막과 서로 다른 두께로 형성함으로써, 셀 트랜지스터 및 주변회로의 게이트 네거티브 바이어스용 트랜지스터들의 문턱전압이 균일한 반도체 메모리 장치를 제공할 수 있다.