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1. 发明专利

KR20210031248A KR20210031248A - Semiconductor devices 审中-公开
公开(公告)号：KR20210031248A
公开(公告)日：2021-03-19
申请号：KR1020190112982A
申请日：2019-09-11
申请人： 삼성전자주식회사
发明人： 이정한 , 권태용 , 선민철 , 김병기 , 박수현 , 이기환
IPC分类号： H01L29/78 , H01L21/8234 , H01L29/417 , H01L29/423 , H01L29/66
CPC分类号： H01L29/7855 , H01L27/0886 , H01L21/823431 , H01L21/823481 , H01L29/41791 , H01L29/4236 , H01L29/66795 , H01L29/785
摘要： 반도체 소자는, 제1 영역들 및 상기 제1 영역들 사이의 제2 영역을 포함하는 기판이 구비될 수 있다. 상기 제1 영역의 기판 표면으로부터 돌출되고, 상기 기판의 상부면에 평행한 제1 방향으로 각각 연장되고, 상기 상부면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되면서 규칙적으로 배치된 액티브 핀들이 구비될 수 있다. 상기 제2 영역의 기판의 상기 제2 방향의 양측 가장자리에 제1 트렌치가 구비되고, 상기 제1 트렌치 사이에 돌출부를 포함할 수 있다. 상기 돌출부의 상부면은 상기 액티브 핀의 저면보다 낮고, 상기 제1 트렌치의 상기 제2 방향의 제1 폭은 상기 액티브 핀의 폭 및 액티브 핀 간의 간격의 합인 제1 피치의 0.7배보다 클 수 있다.

2. 发明授权

KR101926356B1 백-바이어스 영역을 갖는 반도체 소자 有权
公开(公告)号：KR101926356B1
公开(公告)日：2018-12-07
申请号：KR1020110129558
申请日：2011-12-06
申请人： 삼성전자주식회사 , 서울대학교산학협력단
发明人： 선민철 , 박병국
IPC分类号： H01L29/78 , H01L21/336
摘要： 기판 상에 백-바이어스 영역(back-bias region)이 배치된다. 상기 기판 및 상기 백-바이어스 영역을 덮는 매립 절연 막이 형성된다. 상기 매립 절연 막 상에 상기 백-바이어스 영역과 부분적으로 중첩된 바디(body)가 형성된다. 상기 바디(body)에 접촉된 드레인(drain)이 배치된다. 상기 바디(body)의 상면 및 측면을 덮는 게이트 전극이 배치된다.

3. 发明授权

KR101878311B1 ｈｉｇｈ-Ｋ막을 스페이서 에치 스톱으로 이용하는 반도체 소자 형성 방법 및 관련된 소자 有权
公开(公告)号：KR101878311B1
公开(公告)日：2018-07-17
申请号：KR1020110147035
申请日：2011-12-30
申请人： 삼성전자주식회사 , 서울대학교산학협력단
发明人： 선민철 , 박병국
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/6653 , H01L29/665 , H01L29/6656 , H01L29/6659 , H01L29/7833
摘要： 기판상에게이트전극을형성한다. 상기게이트전극의측면및 상기게이트전극에가까운(near) 상기기판상에제1 버퍼층, 제2 버퍼층, 및제3 버퍼층을형성한다. 상기제3 버퍼층은상기제2 버퍼층보다높은유전상수를갖는물질막이다. 상기제3 버퍼층 상에상기게이트전극의측면을덮는스페이서를형성한다. 상기게이트전극에가까운(near) 상기기판상에상기제3 버퍼층이노출된다. 상기노출된제3 버퍼층을제거하여상기기판상에상기제2 버퍼층을노출한다. 상기노출된제2 버퍼층을제거하여상기기판상에상기제1 버퍼층을노출한다. 상기스페이서를이온주입마스크로사용하여상기기판내에깊은접합(deep junction)을형성한다. 상기스페이서를제거한다. 상기스페이서를제거하는동안상기제1 버퍼층은상기깊은접합(deep junction) 상에보존된다. 상기스페이서는상기제3 버퍼층, 상기제2 버퍼층 및상기제1 버퍼층과다른물질막을갖는다.

4. 发明授权

KR101426467B1 게이트 구조물, 이의 제조 방법 및 이를 포함하는 반도체소자의 제조 방법 有权
标题翻译：栅极结构，栅极结构的制造方法以及具有栅极结构的半导体器件的制造方法
公开(公告)号：KR101426467B1
公开(公告)日：2014-08-04
申请号：KR1020080032595
申请日：2008-04-08
申请人： 삼성전자주식회사
发明人： 선민철 , 김종표
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L21/28114 , H01L21/28247 , H01L21/76897 , H01L29/42376 , H01L29/665 , H01L29/6656 , Y10S257/90
摘要： 게이트 구조물은 게이트 절연막 패턴, 게이트 전극, 제1 스페이서 및 보호막 패턴을 포함한다. 상기 게이트 절연막 패턴은 기판 상에 형성된다. 상기 게이트 전극은 상기 게이트 절연막 패턴 상에 형성되며, 제1 폭을 갖는 하부, 상기 제1 폭보다 작은 제2 폭을 갖는 중앙부 및 제3 폭을 갖는 상부를 포함한다. 상기 제1 스페이서는 상기 게이트 전극의 하부 측벽 상에 형성된다. 상기 보호막 패턴은 상기 게이트 전극의 중앙부 측벽 상에 형성된다.

5. 发明公开

KR1020060093017A 반도체 소자의 테스트 구조 有权
标题翻译：半导体器件的测试结构
公开(公告)号：KR1020060093017A
公开(公告)日：2006-08-23
申请号：KR1020060004111
申请日：2006-01-13
申请人： 삼성전자주식회사 , 인터내셔널 비즈니스 머쉰즈 코오포레이션 , 인피니언 테크놀로지스 아게 , 글로벌파운드리즈 싱가포르 피티이 엘티디
发明人： 선민철 , 구자흠 , 그리니브라이언제이 , 엘러먼프레드 , 탄위렝 , 루오쯔지옹 , 팡선페이
IPC分类号： H01L21/66
CPC分类号： H01L22/34
摘要： 반도체 소자의 테스트 구조가 제공된다. 반도체 소자의 테스트 구조는 반도체 기판, 반도체 기판 내에 정의된 제1 및 제2 액티브 영역 상에 형성된 게이트 전극과, 게이트 전극의 양 측벽에 정렬되어 제1 및 제2 액티브 영역 내에 형성되고 실리사이드화된 제1 및 제2 정션 영역을 포함하는 트랜지스터, 실리사이드화된 제1 및 제2 정션 영역에 각각 각각 전기적인 신호의 인가 및 검출이 가능하며 게이트 전극과 동일 레벨 또는 반도체 기판과 동일 레벨의 제1 및 제2 패드를 포함한다.
테스트 구조, 측면 잠식 현상, 패드

6. 发明公开

KR1020060006537A 반도체 소자 제조 방법 无效
公开(公告)号：KR1020060006537A
公开(公告)日：2006-01-19
申请号：KR1020040055616
申请日：2004-07-16
申请人： 삼성전자주식회사
发明人： 김민주 , 구자흠 , 한성기 , 선민철 , 노관종
IPC分类号： H01L21/336 , H01L21/24
摘要： 게이트 전체에 금속 실리사이드가 형성되도록 하는 반도체 소자 제조 방법이 제공된다. 반도체 소자 제조 방법은 (a) 반도체 기판 내에 형성된 소오스/드레인 영역을 차폐하고 게이트 전극의 상면을 노출시키는 단계와, (b) 노출된 게이트 전극 상면에 Ni 또는 Ni 합금을 도포하고, 게이트 전극을 300℃ 내지 500℃에서 가열하여 게이트 전극을 1차 상변화시키는 단계 및 (c) 게이트 전극의 1차 상변화가 완료된 기판을 (b) 단계의 온도보다 높은 온도에서 가열하여 게이트 전극을 2차 상변화시켜 완전 실리사이드화된 게이트 전극을 형성하는 단계를 포함한다.
실리사이드, 금속 게이트, 니켈

7. 发明公开

KR1020050117138A 이중금속층을 이용한 샐리사이드 공정 및 이를 사용하여반도체 소자를 제조하는 방법 失效
标题翻译：使用双金属层的浸渍工艺和使用其制造半导体器件的方法
公开(公告)号：KR1020050117138A
公开(公告)日：2005-12-14
申请号：KR1020040042354
申请日：2004-06-09
申请人： 삼성전자주식회사
发明人： 노관종 , 선민철 , 구자흠 , 정석우 , 김민주 , 한성기
IPC分类号： H01L21/24
CPC分类号： H01L21/28052 , H01L21/28518 , H01L29/4933 , H01L29/665 , H01L29/66545
摘要： 이중금속층을 이용한 샐리사이드 공정 및 이를 사용하여 반도체 소자를 제조하는 방법이 제공된다. 상기 샐리사이드 공정은 실리콘을 함유하는 반도체기판 상에 주금속막(main metal layer)을 형성하는 것을 포함한다. 상기 주금속막 상에 적어도 한 종류의 합금원소(at least one species of alloy element)를 함유하는 주금속 합금막(main metal alloy layer)을 형성한다. 상기 주금속막 및 주금속 합금막을 갖는 반도체기판을 열처리하여 주금속 합금 실리사이드막을 형성한다. 바람직한 실시예에 의하면, 상기 주금속막은 니켈막이고, 상기 주금속 합금막은 니켈 탄탈륨 합금막으로 형성할 수 있다. 이 경우에, 개선된 열적 안정성 및 전기적 특성을 갖는 니켈 탄탈륨 실리사이드막을 형성할 수 있다.

8. 发明授权

KR100500451B1 인장된 채널을 갖는 모스 트랜지스터를 구비하는반도체소자의 제조 방법 有权
标题翻译：制造包括具有应变通道的MOS晶体管的半导体器件的方法
公开(公告)号：KR100500451B1
公开(公告)日：2005-07-12
申请号：KR1020030038889
申请日：2003-06-16
申请人： 삼성전자주식회사
发明人： 선민철 , 구자흠 , 정석우 , 윤선필 , 김민주 , 노관종
IPC分类号： H01L21/335
CPC分类号： H01L29/7843 , H01L21/324 , H01L21/823807 , H01L29/665 , H01L29/6659 , H01L29/7833
摘要： 인장된 채널을 갖는 모스 트랜지스터를 구비하는 반도체소자의 제조 방법을 제공한다. 이 방법은 반도체기판의 소정영역에 모스 트랜지스터를 형성하는 것을 구비한다. 상기 모스 트랜지스터는 상기 반도체기판에 형성되고 서로 이격된(spaced apart) 소오스 영역 및 드레인 영역과 아울러서 상기 소오스 영역 및 상기 드레인 영역 사이의 채널 영역 상부에 형성된 게이트 전극을 갖는다. 상기 모스 트랜지스터를 갖는 반도체기판의 전면 상에 스트레스막을 형성한다. 상기 스트레스막을 열처리하여 상기 스트레스막의 물리적인 스트레스를 인장 스트레스(tensile stress)로 변환시키거나(convert) 상기 스트레스막의 인장 스트레스를 증가시킨다.

9. 发明授权

KR100487655B1 니켈 샐리사이드 공정 및 이를 사용하여 모스트랜지스터를 제조하는 방법 有权
标题翻译：镍硅化硅工艺及使用其制造MOS晶体管的方法
公开(公告)号：KR100487655B1
公开(公告)日：2005-05-03
申请号：KR1020030024126
申请日：2003-04-16
申请人： 삼성전자주식회사
发明人： 정석우 , 선민철 , 윤선필 , 김민주 , 노관종 , 구자흠
IPC分类号： H01L21/24
摘要： 니켈 샐리사이드 공정 및 이를 사용하여 모스 트랜지스터를 제조하는 방법을 제공한다. 이 방법은 반도체기판의 소정영역에 또는 상기 반도체기판의 소정영역 상에 불순물 이온들로 도우핑된 배선층을 형성하는 것을 구비한다. 상기 반도체기판 상에 상기 배선층을 노출시키는 실리사이드화 저지막을 형성한다. 상기 실리사이드화 저지막을 갖는 반도체기판을 후열처리하여 상기 배선층 내의 불순물 이온들을 활성화시킨다. 이어서, 상기 활성화된 배선층의 표면 상에 선택적으로 니켈 모노 실리사이드막(nickel mono-silicide layer; NiSi layer)을 형성한다. 상기 니켈 모노 실리사이드막은 400℃ 내지 530℃의 저온에서 형성한다. 이에 따라, 상기 배선층의 저항은 물론 상기 배선층 상의 니켈 실리사이드막의 저항을 현저히 감소시킬 수 있다.

10. 发明公开

KR1020030079545A 금속 도전층을 포함한 반도체소자의 제조방법 有权
标题翻译：用于制造包括金属导电层的半导体器件的方法
公开(公告)号：KR1020030079545A
公开(公告)日：2003-10-10
申请号：KR1020020018618
申请日：2002-04-04
申请人： 삼성전자주식회사
发明人： 이창원 , 최시영 , 구자흠 , 허성준 , 윤선필 , 김성만 , 선민철
IPC分类号： H01L21/8242
CPC分类号： H01L29/6656 , H01L21/28044 , H01L29/4941
摘要： PURPOSE: A method for manufacturing a semiconductor device including a metal conductive layer is provided to be capable of preventing the surface oxidation of an exposed portion of the metal conductive layer when depositing a silicon oxide layer by sequentially carrying out a pre-flow process and a main flow process using silicon source gas alone or the silicon source gas and oxygen source gas, simultaneously. CONSTITUTION: After forming an exposed metal conductive pattern at the upper portion of a substrate(10), the resultant structure is loaded into a reaction chamber. Then, a pre-flow process is carried out at the resultant structure by using at least silicon source gas in the reaction chamber. After carrying out a main flow process at the resultant structure by using the silicon source gas and oxygen source gas, a silicon oxide layer(22) is formed on the entire surface of the resultant structure.
摘要翻译：目的：提供一种用于制造包括金属导电层的半导体器件的方法，其能够通过依次进行预流程和沉积氧化硅层而防止金属导电层的暴露部分的表面氧化主要流程单独使用硅源气体或硅源气体和氧源气体同时进行。构成：在基板（10）的上部形成露出的金属导电图案之后，将所得结构装入反应室。然后，通过在反应室中至少使用硅源气体，在所得结构下进行预流程处理。通过使用硅源气体和氧源气体在所得结构中进行主流程处理之后，在所得结构的整个表面上形成氧化硅层（22）。

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