专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明授权

KR101180501B1 수평 확산형 모스트랜지스터 및 그 제조 방법 有权
标题翻译：横向扩散MOS晶体管及其形成方法
公开(公告)号：KR101180501B1
公开(公告)日：2012-09-10
申请号：KR1020040055699
申请日：2004-07-16
申请人： 매그나칩 반도체 유한회사
发明人： 서을규
IPC分类号： H01L21/336
摘要： 본 발명은 활성화된 드리프트 영역의 표면에서 댕글링 결합에 의한 운반자의 포획을 방지하여 소자의 특성을 개선하는 수평 확산형 모스트랜지스터의 제조 방법에 관한 것이다.
본 발명에 따른 수평 확산형 모스트랜지스터의 제조 방법은 반도체 기판의 활성 영역에 p형 웰을 형성하는 단계와, p형 웰이 형성된 기판 위의 소정 영역에 게이트를 형성하는 단계와, 게이트의 일측 기판 내에 소정 깊이를 갖는 LDD 영역을 형성하고, 게이트의 타측 기판 내에 제1 깊이를 갖는 n형 드리프트 영역을 형성하는 단계와, 게이트의 측벽에 게이트 스페이서를 형성하는 단계와, 게이트 스페이서를 마스크로 n형 드리프트 영역에 p형 불순물을 주입하여 제1 깊이 보다 작은 제2 깊이를 가지는 차단 영역을 형성하는 단계와, 기판 위에 드레인 형성 영역과 소오스 형성 영역을 제외한 나머지 영역을 차단하는 마스크를 형성하는 단계와, 마스크를 이온 주입 마스크로 하여 기판에 소오스/드레인용 이온을 주입하여 소오스 영역 및 드레인 영역을 형성하는 단계를 포함하고, 소오스 형성 영역은 LDD 영역과 일부분 중첩하고, 드레인 영역은 게이트와 인접하지 않은 n형 드리프트 영역의 일부분과 중첩한다.

LDMOS, 드리프트, 댕글링 결합

2. 发明公开

KR1020040059414A 반도체 소자의 메탈 플러그 형성 방법 无效
标题翻译：形成半导体器件金属插件的方法
公开(公告)号：KR1020040059414A
公开(公告)日：2004-07-05
申请号：KR1020020086148
申请日：2002-12-28
申请人： 매그나칩 반도체 유한회사
发明人： 서을규
IPC分类号： H01L21/283
摘要： PURPOSE: A method for forming a metal plug of a semiconductor device is provided to prevent the opening of the metal plug in metal over-etching by using a titanium nitride layer as a sacrificial layer. CONSTITUTION: An interlayer dielectric(22) is formed on a semiconductor substrate(21). A via hole is formed by selectively etching the interlayer dielectric. A barrier metal film(23) is formed on the via hole, and a metal film is filled in the via hole. A plug(24) is formed by over-etching of the metal film. A titanium nitride layer(25) as a sacrificial layer for preventing side-attack is formed on the plug. Then, an upper metal interconnection is formed by forming a diffusion barrier layer(26), a metal film(27) and an ARC(Anti-Reflective Coating) layer(28), and patterning.
摘要翻译：目的：提供一种用于形成半导体器件的金属插塞的方法，以通过使用氮化钛层作为牺牲层来防止金属插塞在金属过度蚀刻中的打开。构成：在半导体衬底（21）上形成层间电介质（22）。通过选择性地蚀刻层间电介质形成通孔。在通孔上形成阻挡金属膜（23），在通孔内填充金属膜。通过对金属膜的过度蚀刻形成插头（24）。在插头上形成作为用于防止侧攻的牺牲层的氮化钛层（25）。然后，通过形成扩散阻挡层（26），金属膜（27）和ARC（抗反射涂层）层28并形成图形来形成上部金属互连。

3. 发明公开

KR1020040002121A 반도체 소자의 필드 영역 형성 방법 无效
标题翻译：用于制造半导体器件领域的方法
公开(公告)号：KR1020040002121A
公开(公告)日：2004-01-07
申请号：KR1020020037551
申请日：2002-06-29
申请人： 매그나칩 반도체 유한회사
发明人： 서을규
IPC分类号： H01L21/76
摘要： PURPOSE: A method for fabricating a field region of a semiconductor device is provided to prevent a leakage current phenomenon and obtain a stable output of drain current without a hump characteristic by improving the profile characteristic of the field region. CONSTITUTION: A pad oxide layer(22) and a pad nitride layer(23) are sequentially deposited on a substrate. The pad nitride layer and the pad oxide layer are selectively eliminated. F ions are implanted into an exposed portion of the substrate to form an F diffusion region. The substrate is etched to define a field region of a trench type by using the remaining pad nitride layer and pad oxide layer as a mask. An oxide process is performed on the exposed field region.
摘要翻译：目的：提供一种制造半导体器件的场区域的方法，以防止漏电流现象，并且通过改善场区域的轮廓特性来获得稳定的漏极电流输出，而没有驼峰特性。构成：衬底氧化物层（22）和衬垫氮化物层（23）依次沉积在衬底上。衬垫氮化物层和衬垫氧化物层被选择性地消除。 F离子注入到衬底的暴露部分中以形成F扩散区。通过使用剩余的衬垫氮化物层和衬垫氧化物层作为掩模，蚀刻衬底以限定沟槽类型的场区域。对曝光的场区域进行氧化处理。

4. 发明公开

KR1020060006596A 수평 확산형 모스트랜지스터의 제조 방법 有权
标题翻译：制造水平扩散型MOS晶体管的方法
公开(公告)号：KR1020060006596A
公开(公告)日：2006-01-19
申请号：KR1020040055701
申请日：2004-07-16
申请人： 매그나칩 반도체 유한회사
发明人： 서을규
IPC分类号： H01L29/772
CPC分类号： H01L29/66659 , H01L29/7835
摘要： 본 발명은 고농도 n형 드레인 영역과 드레인 영역의 경계선과 소정 거리를 유지하면서, 이를 둘러싸고 있는 저농도의 n형 드리프트 영역 간의 농도 차이를 완화시켜 소자 특성의 열화를 방지하는 수평 확산형 모스트랜지스터의 제조 방법에 관한 것이다.
본 발명에 따른 수평 확산형 모스트랜지스터의 제조 방법은반도체 기판의 활성 영역에 p형 웰을 형성하는 단계와, p형 웰이 형성된 기판 위의 소정 영역에 게이트를 형성하는 단계와, 게이트의 일측 기판 내에 소정 깊이를 갖는 LDD 영역을 형성하고, 게이트의 타측 기판 내에 제1 깊이를 갖는 n형 드리프트 영역을 형성하는 단계와, 게이트의 측벽에 게이트 스페이서를 형성하는 단계와, 게이트와 인접하지 않은 n형 드리프트 영역에 제1 깊이 보다 작은 제2 깊이를 가지는 완충 영역을 형성하는 단계와, 기판 위에 드레인 형성 영역과 소오스 형성 영역을 제외한 나머지 영역을 차단하는 마스크를 형성하는 단계와, 마스크를 이온 주입 마스크로 기판에 소오스/드레인용 이온을 주입하여 제2 깊이 보다 작은 제3 깊이를 가지는 소오스 영역 및 드레인 영역을 형성하는 단계를 포함하고, 소오스 형성 영역은 LDD 영역과 일부분 중첩하고, 드레인 영역은 게이트와 인접하지 않은 완충 영역의 일부분과 중첩한다.
LDMOS, 드레인, 드리프트, 농도차
摘要翻译：用于产生水平扩散型MOS晶体管，以减少高浓度的n型漏区和漏区的n型的边界线的漂移区之间的浓度差，在保持规定的距离，在低浓度下围绕它们防止器件特性劣化的本发明方法 Lt。

5. 发明公开

KR1020050055222A 반도체 소자의 고전압 트랜지스터 제조 방법 有权
标题翻译：在半导体器件中制造高电压晶体管的方法
公开(公告)号：KR1020050055222A
公开(公告)日：2005-06-13
申请号：KR1020030088277
申请日：2003-12-05
申请人： 매그나칩 반도체 유한회사
发明人： 서을규
IPC分类号： H01L27/115
摘要： 본 발명은 반도체 소자의 고전압 트랜지스터 제조 방법에 관한 것으로, 드리프트 포토리소그라피 공정, 드리프트 이온 주입 공정 및 드라이브 인 공정으로 드리프트 영역을 형성한 후, 다시 한번 드리프트 포토리소그라피 공정 및 표면 이온 주입 공정으로 드리프트 영역의 표면에 이온 주입층을 형성하고, 이후 게이트 전극, 소오스 영역 및 드레인 영역을 형성하므로, DDD 구조의 고전압 트랜지스터는 게이트 전극과 드리프트 영역의 오버랩 부분에서 발생되는 표면 강반전이 표면 이온 주입층으로 인해 감소되어 낮은 오프 스테이트 전류를 유지시킬 수 있고, Extended DDD 구조의 고전압 트랜지스터는 게이트 전극에 저전압 인가시 드리프트 영역 표면에서 전기장의 채널 방향으로 치우침이 표면 이온 주입층으로 인해 사라지며 드레인 전압이 드리프트 영� ��에서 균등하게 분포되면서 드레인 영역 측의 채널 영역 가장자리에 인가되는 전기장이 감소되어 양호한 스냅-백 현상을 유지할 수 있다.

6. 发明公开

KR1020040077027A 반도체소자의 비어홀 형성방법 有权
标题翻译：通过半导体器件的孔形成以防止下层金属线侵袭的方法
公开(公告)号：KR1020040077027A
公开(公告)日：2004-09-04
申请号：KR1020030012404
申请日：2003-02-27
申请人： 매그나칩 반도체 유한회사
发明人： 서을규
IPC分类号： H01L21/28
摘要： PURPOSE: A method for forming a via hole of a semiconductor device is provided to prevent an attack of a lower metal line by improving a process for forming the via-hole. CONSTITUTION: A lower metal line(12), the first interlayer dielectric(14), an upper metal line(16), and an anti-reflective layer(18) are sequentially laminated on a semiconductor substrate(10). The upper metal line is etched. A nitride layer is laminated on the resultant structure. The second interlayer dielectric(22) is laminated thereon. A photoresist layer(24) is formed on the interlayer dielectric. An open part is formed by performing an exposure process. The first via hole is formed by etching the second interlayer dielectric. A lateral part of the upper metal line is opened by etching the nitride layer.
摘要翻译：目的：提供一种用于形成半导体器件的通孔的方法，通过改进形成通孔的工艺来防止下部金属线的侵蚀。构成：在半导体衬底（10）上依次层叠下部金属线（12），第一层间电介质（14），上部金属线（16）和抗反射层（18）。蚀刻上金属线。在所得结构上层压氮化物层。第二层间电介质（22）层叠在其上。在层间电介质上形成光致抗蚀剂层（24）。通过进行曝光处理形成开放部。通过蚀刻第二层间电介质形成第一通孔。通过蚀刻氮化物层来打开上部金属线的侧面部分。

7. 发明公开

KR1020030058826A 반도체소자의 콘택 및 그 형성방법 有权
标题翻译：半导体器件的接触及其形成方法
公开(公告)号：KR1020030058826A
公开(公告)日：2003-07-07
申请号：KR1020020000044
申请日：2002-01-02
申请人： 매그나칩 반도체 유한회사
发明人： 오보석 , 서을규
IPC分类号： H01L21/28
摘要： PURPOSE: A contact of semiconductor device and its forming method are provided to improve contact reliability in a borderless contact formation process. CONSTITUTION: A trench isolation region is formed on a substrate(21). An isolation layer(26) is formed in the trench isolation region to protrude on the substrate. The first spacer is formed at the protruded isolation layer and the trench isolation layer is etched to expose the upper part of the trench. The second spacer(29) for etch stop is formed to cover the corner of the exposed trench and the first spacer. A conductive layer is formed. An interlayer dielectric(36) is deposited on the entire substrate including the trench isolation region. A contact hole is formed and a contact plug(37) is formed in a contact hole.
摘要翻译：目的：提供半导体器件的接触及其形成方法，以提高无边界接触形成过程中的接触可靠性。构成：在衬底（21）上形成沟槽隔离区域。隔离层（26）形成在沟槽隔离区域中以在基板上突出。在突出的隔离层处形成第一间隔物，蚀刻沟槽隔离层以露出沟槽的上部。用于蚀刻停止的第二间隔物（29）形成为覆盖暴露的沟槽和第一间隔物的拐角。形成导电层。在包括沟槽隔离区的整个衬底上沉积层间电介质（36）。形成接触孔，并且在接触孔中形成接触插塞（37）。

8. 发明公开

KR1020010039151A 반도체 소자의 금속배선 형성 방법 无效
标题翻译：制造半导体器件金属互连的方法
公开(公告)号：KR1020010039151A
公开(公告)日：2001-05-15
申请号：KR1019990047427
申请日：1999-10-29
申请人： 매그나칩 반도체 유한회사
发明人： 이규한 , 서을규
IPC分类号： H01L21/3205
摘要： PURPOSE: A method for manufacturing a metal interconnection of a semiconductor device is provided to eliminate a cause of a defect of a damascene metal interconnection such as a void, by improving step coverage of metal in a damascene process. CONSTITUTION: A substrate(11) having a damascene pattern is prepared. The first metal interconnection is formed on the entire structure including the first inter-metallic insulating layer pattern. The first metal interconnection is etched by a blanket etching process, and the first metal interconnection of a spacer type is left on a sidewall of the damascene pattern. The second metal interconnection is formed to bury the damascene pattern, and a polishing process is performed to form a metal interconnection(14) inside the damascene pattern.
摘要翻译：目的：提供一种用于制造半导体器件的金属互连的方法，以通过改进镶嵌工艺中的金属的台阶覆盖来消除诸如空隙之类的镶嵌金属互连的缺陷的原因。构成：制备具有镶嵌图案的基板（11）。第一金属互连形成在包括第一金属间绝缘层图案的整个结构上。通过毯式蚀刻工艺蚀刻第一金属互连，并且间隔型的第一金属互连留在镶嵌图案的侧壁上。形成第二金属互连以埋设镶嵌图案，并且进行抛光处理以在镶嵌图案内部形成金属互连（14）。

9. 发明授权

KR102163602B1 실리콘-전도층-실리콘 스택 구조의 반도체 소자 有权
公开(公告)号：KR102163602B1
公开(公告)日：2020-10-12
申请号：KR1020170089119
申请日：2017-07-13
申请人： 매그나칩 반도체 유한회사
发明人： 박명호 , 서을규 , 서영호 , 최재식
IPC分类号： H01L25/00 , H01L23/00 , H01L25/07 , H01L23/498 , H01L29/417 , H01L29/78

10. 发明授权

KR100806838B1 반도체소자의 콘택 및 그 형성방법 有权
标题翻译：半导体器件的接触及其制造方法
公开(公告)号：KR100806838B1
公开(公告)日：2008-02-25
申请号：KR1020020000044
申请日：2002-01-02
申请人： 매그나칩 반도체 유한회사
发明人： 오보석 , 서을규
IPC分类号： H01L21/28
摘要： 경계없는 콘택(borderless contact) 형성시 콘택 신뢰성을 향상시킬 수 있는 안정된 반도체소자의 콘택 및 그 형성방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 반도체소자의 콘택은 기판의 일영역에 형성된 트랜치 격리영역, 상기 트랜치 격리영역 상부 측면 및 모서리가 노출되도록 상기 트랜치 격리영역에 형성된 격리막, 상기 노출된 트랜치 격리영역 상부 측면 및 상부 모서리를 감싸도록 형성된 식각스톱용 측벽스페이서, 상기 트랜치 격리영역 일측의 상기 기판상에 형성된 도전층, 상기 트랜치 격리영역과 그 일측의 상기 기판 경계영역의 상기 도전층과 상기 측벽스페이서상에 콘택홀을 갖도록 상기 기판전면에 형성된 층간절연막, 상기 콘택홀내에 형성된 콘택플러그를 포함하여 구성됨을 특징으로 한다.
측벽스페이서, 콘택

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式