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1. 发明专利

TW200901627A 積體電路熔線陣列 INTEGRATED CIRCUIT FUSE ARRAY 审中-公开
简体标题：集成电路熔线数组 INTEGRATED CIRCUIT FUSE ARRAY
公开(公告)号：TW200901627A
公开(公告)日：2009-01-01
申请号：TW097107252
申请日：2008-02-29
申请人：飛思卡爾半導體公司 FREESCALE SEMICONDUCTOR, INC.
发明人：亞歷山大B 霍夫勒 HOEFLER, ALEXANDER B.
IPC分类号： H03K
CPC分类号： G11C17/16 , G11C17/18
摘要：本發明揭示一種熔線陣列(40),由於其交點架構所致其係非常緊密並使用較少半導體面積。該揭示的交點架構減低必須水平或垂直穿過各位元單元(例如50與60)的導體之數目。因此,各位元單元要求的面積係顯著減低。在一具體實施例中,各種字線(70、72、74)與位元線(80、82、84)上的選定電壓集係用於程式化該等熔線(60至68)以產生具有一更緊密阻抗分佈的程式化熔線。同樣,各種字線(70、72、74)與位元線(80、82、84)上的選定電壓集係用於讀取該等熔線(60至68)。
简体摘要：本发明揭示一种熔线数组(40),由于其交点架构所致其系非常紧密并使用较少半导体面积。该揭示的交点架构减低必须水平或垂直穿过各比特单元(例如50与60)的导体之数目。因此,各比特单元要求的面积系显着减低。在一具体实施例中,各种字线(70、72、74)与比特线(80、82、84)上的选定电压集系用于进程化该等熔线(60至68)以产生具有一更紧密阻抗分布的进程化熔线。同样,各种字线(70、72、74)与比特线(80、82、84)上的选定电压集系用于读取该等熔线(60至68)。

2. 发明专利

TW200731258A 具有降低干擾之小型非揮發性記憶體陣列 COMPACT NON-VOLATILE MEMORY ARRAY WITH REDUCED DISTURB 审中-公开
简体标题：具有降低干扰之小型非挥发性内存数组 COMPACT NON-VOLATILE MEMORY ARRAY WITH REDUCED DISTURB
公开(公告)号：TW200731258A
公开(公告)日：2007-08-16
申请号：TW095106502
申请日：2006-02-27
申请人：飛思卡爾半導體公司 FREESCALE SEMICONDUCTOR, INC.
发明人：亞歷山大B 霍夫勒 HOEFLER, ALEXANDER B.
IPC分类号： G11C
CPC分类号： H01L27/115 , G11C16/0433
摘要：本發明揭示一種以NVM單元(70)組成之非揮發性記憶體(NVM)陣列(60),該NVM單元具一浮閘電晶體(78)及一選擇電晶體(80),其中該浮閘電晶體(78)只需要一單一多晶矽層(102)。鄰接單元(70、72)之配置係使得該等浮閘(102、104)交錯排列,而非在同一線上。此舉使得能夠將該等單元(70、72)置放得較靠近,因為一般稱做多晶對多(poly-to-poly)間隔的顯著性降低的緣故。在此案例中,一浮閘(102)的終端沒有與在同一列中之鄰接該NVM單元(72)之該浮閘(104)在同一線上。在同一欄中之鄰接記憶體單元(70、74)係被構成以具有彼此不同之配置,此造成在鄰接欄之該等浮閘(102、106)不對準,因此避免該多晶對多晶間隔的限制。
简体摘要：本发明揭示一种以NVM单元(70)组成之非挥发性内存(NVM)数组(60),该NVM单元具一浮闸晶体管(78)及一选择晶体管(80),其中该浮闸晶体管(78)只需要一单一多晶硅层(102)。邻接单元(70、72)之配置系使得该等浮闸(102、104)交错排列,而非在同一在线。此举使得能够将该等单元(70、72)置放得较靠近,因为一般称做多晶对多(poly-to-poly)间隔的显着性降低的缘故。在此案例中,一浮闸(102)的终端没有与在同一列中之邻接该NVM单元(72)之该浮闸(104)在同一在线。在同一栏中之邻接内存单元(70、74)系被构成以具有彼此不同之配置,此造成在邻接栏之该等浮闸(102、106)不对准,因此避免该多晶对多晶间隔的限制。

3. 发明专利

TW200713289A 單次可程式化記憶體及其操作方法 ONE TIME PROGRAMMABLE MEMORY AND METHOD OF OPERATION 审中-公开
简体标题：单次可进程化内存及其操作方法 ONE TIME PROGRAMMABLE MEMORY AND METHOD OF OPERATION
公开(公告)号：TW200713289A
公开(公告)日：2007-04-01
申请号：TW095128581
申请日：2006-08-04
申请人：飛思卡爾半導體公司 FREESCALE SEMICONDUCTOR, INC.
发明人：亞歷山大B 霍夫勒 HOEFLER, ALEXANDER B. , 高利珊卡L 琴德洛 CHINDALORE, GOWRISHANKAR L.
IPC分类号： G11C
CPC分类号： G11C17/16 , G11C17/18 , H01L27/112
摘要：一種單次可程式化(OTP)記憶體(10)具有用於增加密度之兩位元單元(14)。每一單元(14)具有兩個選擇電晶體(20、24)及一串聯於該兩個選擇電晶體之間的可程式化電晶體(22)。該可程式化電晶體(22)具有兩個獨立儲存位置(22)。一個處於閘極(48)與一第一源極/汲極區域(66)之間且該第二個處於該閘極(48)與一第二源極/汲極區域(68)之間。該等儲存位置(72)為該等源極或汲極(66、68)與該閘極(48)相重疊處之閘極介電質(60)的部分,且藉由選擇性流經該等儲存位置(72)一程式化電流(44)來獨立地程式化該等儲存位置(72)。該程式化電流(44)具有充分之量値及持續時間以便永久性地降低待程式化之該等儲存位置(72)之阻抗三個以上量値數量級。該程式化電流(44)之量値受到限制以避免對其他電路元件造成損害且較佳藉由施加一負電壓至該程式化電晶體(22)之該閘極(48)來至少部分地誘發該程式化電流(44)。
简体摘要：一种单次可进程化(OTP)内存(10)具有用于增加密度之两比特单元(14)。每一单元(14)具有两个选择晶体管(20、24)及一串联于该两个选择晶体管之间的可进程化晶体管(22)。该可进程化晶体管(22)具有两个独立存储位置(22)。一个处于闸极(48)与一第一源极/汲极区域(66)之间且该第二个处于该闸极(48)与一第二源极/汲极区域(68)之间。该等存储位置(72)为该等源极或汲极(66、68)与该闸极(48)相重叠处之闸极介电质(60)的部分,且借由选择性流经该等存储位置(72)一进程化电流(44)来独立地进程化该等存储位置(72)。该进程化电流(44)具有充分之量値及持续时间以便永久性地降低待进程化之该等存储位置(72)之阻抗三个以上量値数量级。该进程化电流(44)之量値受到限制以避免对其他电路组件造成损害且较佳借由施加一负电压至该进程化晶体管(22)之该闸极(48)来至少部分地诱发该进程化电流(44)。

4. 发明专利

TW200802390A 可程式化單元 PROGRAMMABLE CELL 审中-公开
简体标题：可进程化单元 PROGRAMMABLE CELL
公开(公告)号：TW200802390A
公开(公告)日：2008-01-01
申请号：TW096109373
申请日：2007-03-19
申请人：飛思卡爾半導體公司 FREESCALE SEMICONDUCTOR, INC.
发明人：普拉賢U 肯喀爾 KENKARE, PRASHANT U. , 傑佛瑞W 沃翠普 WALDRIP, JEFFREY W. , 亞歷山大B 霍夫勒 HOEFLER, ALEXANDER B.
IPC分类号： G11C
CPC分类号： G11C17/16 , G11C17/18
摘要：本發明揭示一種具有一OTP(可單次程式化)記憶體之裝置(100)。該OTP裝置(100)之一程式化狀態儲存於一串聯連接於一第一節點(120)與一鎖存器(102)之間的熔絲(106)處。在一程式化模式期間,該第一節點(120)電連接至一程式化電壓。在一讀取模式期間,該第一節點(120)電連接至接地,藉以在該鎖存器之一第一節點處產生一第一已分割電壓。
简体摘要：本发明揭示一种具有一OTP(可单次进程化)内存之设备(100)。该OTP设备(100)之一进程化状态存储于一串联连接于一第一节点(120)与一锁存器(102)之间的熔丝(106)处。在一进程化模式期间,该第一节点(120)电连接至一进程化电压。在一读取模式期间,该第一节点(120)电连接至接地,借以在该锁存器之一第一节点处产生一第一已分割电压。

5. 发明专利

TW200733308A 具矽鍺之可程式熔線 PROGRAMMABLE FUSE WITH SILICON GERMANIUM 审中-公开
简体标题：具硅锗之可进程熔线 PROGRAMMABLE FUSE WITH SILICON GERMANIUM
公开(公告)号：TW200733308A
公开(公告)日：2007-09-01
申请号：TW095137375
申请日：2006-10-11
申请人：飛思卡爾半導體公司 FREESCALE SEMICONDUCTOR, INC.
发明人：亞歷山大B 霍夫勒 HOEFLER, ALEXANDER B. , 瑪里雅斯K 奧羅斯基 ORLOWSKI, MARIUS K.
IPC分类号： H01L , G11C
CPC分类号： H01L23/5256 , H01L2924/0002 , H01L2924/3011 , H01L2924/00
摘要：本發明係關於一種可程式熔線(120)及其形成方法,該方法使用一矽鍺(SiGe)(例如單晶)層(105)作為一熱絕緣體以遏制在程式化期間產生之熱量。在某些實例中,該可程式熔線可在一導電層(107)與一基底(103)之間無任何介電材料。在一實例中,導電層(107)充當可程式材料,其在一低阻抗狀態中,電耦接至導電結構(119及117)。將一程式電流施加至該可程式材料以修改該可程式材料以將該熔線置於一高阻抗狀態。
简体摘要：本发明系关于一种可进程熔线(120)及其形成方法,该方法使用一硅锗(SiGe)(例如单晶)层(105)作为一热绝缘体以遏制在进程化期间产生之热量。在某些实例中,该可进程熔线可在一导电层(107)与一基底(103)之间无任何介电材料。在一实例中,导电层(107)充当可进程材料,其在一低阻抗状态中,电耦接至导电结构(119及117)。将一进程电流施加至该可进程材料以修改该可进程材料以将该熔线置于一高阻抗状态。

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