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1. 发明专利

JP2016076594A 半導体装置の製造方法および半導体装置有权
标题翻译：制造半导体器件的方法和半导体器件
公开(公告)号：JP2016076594A
公开(公告)日：2016-05-12
申请号：JP2014205810
申请日：2014-10-06
申请人：株式会社野田スクリーン
发明人：小山田成聖
IPC分类号： H01L23/12
摘要：【課題】配線パターンを、基板上のランドから半導体チップの内側方向に延びるように形成する場合であっても、平坦化処理が必要とされない半導体装置の製造方法を提供する。【解決手段】基板1と、基板上にフリップチップ実装される半導体チップ2とを備えた半導体装置10の製造方法は、基板の半導体チップが実装される実装表面11上に、平面視において半導体チップ2の内側方向に延びる複数の内側配線パターン7Bを形成する配線パターン形成工程と、基板の半導体チップが実装される実装表面11とは反対側となる裏面12のうち半導体チップと重なる領域にレーザを照射して、基板1に、その裏面12から内側配線パターン7Bに達する複数のビアホール31を形成するビアホール形成工程とを含む。【選択図】図1
摘要翻译：要解决的问题：提供一种制造半导体器件的方法，即使在形成布线图案的情况下也能够消除对平坦化处理的需要，从而在半导体芯片的内部方向上从基板的平台延伸解决方案：一种制造半导体器件10的方法，包括：衬底1和安装在衬底上的半导体芯片2倒装芯片，包括：布线图形形成步骤，形成沿内部方向延伸的多个内部布线图案7B 半导体芯片2在平面图中，在用于安装基板的半导体芯片的安装表面11上; 以及通孔形成步骤，在与安装表面11相反的一侧的背面12上用激光照射与半导体芯片重叠的区域，以安装衬底的半导体芯片，以在衬底1上形成多个通孔从背面12到达内部布线图案7B的孔31.选择的图示：图1

2. 发明专利

JPWO2017203607A1 中間接続体、中間接続体を備えた半導体装置、および中間接続体の製造方法有权
公开(公告)号：JPWO2017203607A1
公开(公告)日：2018-06-07
申请号：JP2016554708
申请日：2016-05-24
申请人：株式会社野田スクリーン
发明人：小山田成聖
IPC分类号： H01L23/12 , H01L23/32
CPC分类号： H01L23/12 , H01L23/32 , H01L2224/16 , H01R11/01 , H05K1/02
摘要：中間接続体(1)は、半導体集積回路(2)の各電源パッドに接続される、細長い薄板の形状の電源バスバー(11)と、半導体集積回路の各グランドパッドに接続される、細長い薄板の形状のグランドバスバー(12)と、電源バスバー(11)とグランドバスバー(12)との間に形成された薄膜絶縁体層(13)と、半導体集積回路の各信号パッドに接続される複数の導電路(15)を含む、細長い薄板の形状の導電路部(14)と、を備える。電源バスバー(11)、グランドバスバー(12)、および導電路部(14)は、それぞれ、薄板の長手方向が半導体集積回路のバンプ搭載面(2S)に対して平行となるように立てた状態で、半導体集積回路の電源パッド列、グランドパッド列、および信号パッド列による並列配置に対応して並列配置されている。

3. 发明专利

JP5874072B1 半導体記憶装置有权
标题翻译：一种半导体存储器件
公开(公告)号：JP5874072B1
公开(公告)日：2016-03-01
申请号：JP2015540953
申请日：2015-06-02
申请人：株式会社野田スクリーン
发明人：小山田成聖
IPC分类号： G11C7/04 , H01L25/065 , H01L25/07 , H01L25/18 , G11C5/00
CPC分类号： G11C5/00 , G11C7/04 , H01L23/12 , H01L24/49 , H01L25/00 , H01L2224/48095 , H01L2224/4824 , H01L2224/48465 , H01L2224/4903 , H01L2924/15311
摘要：半導体記憶装置(1)は、センターパッド領域(14)を除いて、メモリチップ(10)の回路面(11)に対向した位置に設けられた薄膜キャパシタ(30)を備える。薄膜キャパシタ(30)は、第1面電極(31)、常誘電体あるいは強誘電体の薄膜誘電体層(33)、および第2面電極(32)を含む。第1面電極は、メモリチップへの一方の極性の電源電圧が供給される第1電源入力部(31Gin)と、一方の極性の電源電圧をセンターパッド(13)に出力するためにセンターパッド領域の近傍に設けられた第1電源出力部(31Gout)とを含む。第2面電極は、薄膜誘電体層上に形成され、メモリチップへの他方の極性の電源電圧が供給される第2電源入力部(32Vin)と、他方の極性の電源電圧をセンターパッドに印加するためにセンターパッド領域の近傍に設けられた第2電源出力部(32Vout)とを含む。
摘要翻译：的半导体存储装置（1），与所述中心垫区域（14）的异常包括存储器芯片在与（11）（30）的位置处设置（10）的电路表面的薄膜电容器。薄膜电容器（30）具有第一表面电极（31）包括顺电或铁电（33）的薄膜电介质层，和第二表面电极（32）。第一表面电极，以输出所述中心垫区域，以便在第一电源输入部分的一个极性的电源电压施加到所述存储器芯片被提供（31Gin），一个极性的电源电压施加到所述中心垫（13）包括：在所述（31Gout）的附近提供第一电源输出部。第二表面电极应用，在形成薄膜介质层，所述第二电源输入部另一极性的电源电压施加到所述存储器芯片被提供（32Vin），中心垫的另一极性的电源电压上它包括在中心垫区域的附近提供给（32Vout）的第二电源部。

4. 发明专利

JP2016131184A 半導体装置有权
标题翻译：半导体器件
公开(公告)号：JP2016131184A
公开(公告)日：2016-07-21
申请号：JP2015004170
申请日：2015-01-13
申请人：株式会社野田スクリーン
发明人：小山田成聖
IPC分类号： H01L23/12
CPC分类号： H01L23/50 , H01L23/49816 , H01L23/49838 , H01L24/00 , H01L2224/16225 , H01L23/49827 , H01L2924/0002 , H01L2924/15311
摘要：【課題】基板上にフリップチップ実装される半導体チップを備えた半導体装置において、半導体チップの内部配線の特性インピーダンスを下げノイズの低減効果を向上させるともに、半導体チップの電源の、高周波動作に於ける低インピーダンス化を実現できる電源配線構造を提供すること。【解決手段】半導体装置10は、半導体チップ2の保護膜22上に形成された第1絶縁膜25上であって、半導体チップ2の実装面2Mの平面視において複数の周辺電極パッド21の内側領域に形成され、半導体チップ2へ電力供給する内側電源プレート構造40を備える。内側電源プレート構造40は、第1絶縁膜25上に形成された第1電源プレート41と、第1電源プレート41上に形成された第2絶縁膜42と、第2絶縁膜42上に形成された第2電源プレート43とを含む。【選択図】図1
摘要翻译：要解决的问题：为了降低半导体芯片的内部布线的特性阻抗，以提高装配有安装在基板上的半导体芯片倒装芯片的半导体器件中的降噪效果，并且提供能够实现低电平的电源布线结构在高频操作中半导体芯片的电源的阻抗。解决方案：半导体器件10包括形成在形成在半导体芯片2的保护膜22上的第一绝缘膜25上的内部电源板结构40 并且在半导体芯片2的安装面2M上的多个周边电极焊盘21的内侧区域中，用于向半导体芯片2供电。内部电源板结构40包括第一电源板41 形成在第一绝缘膜25上，形成在第一电源板41上的第二绝缘膜42和形成的第二电源板43 在第二绝缘膜42上。选择图：图1

5. 发明专利

JP2015082516A 多層回路基板有权
标题翻译：多层电路板
公开(公告)号：JP2015082516A
公开(公告)日：2015-04-27
申请号：JP2013218138
申请日：2013-10-21
申请人：株式会社野田スクリーン
发明人：小山田成聖 , 吉澤正充 , 小川裕誉
IPC分类号： H05K1/16 , H05K3/46
CPC分类号： H05K1/0231 , H01L23/49822 , H01L23/49838 , H01L24/17 , H05K1/0298 , H05K1/11 , H05K1/113 , H05K1/162 , H05K1/181 , H05K1/185 , H01L2224/131 , H01L2224/16227 , H01L2224/16235 , H01L23/49816 , H01L23/49827 , H01L24/13 , H01L24/16 , H01L2924/15311 , H01L2924/15747 , H01L2924/19011 , H01L2924/19041 , H05K2201/09672
摘要：【課題】キャパシタシートを内蔵した多層回路基板において、キャパシタシートのESLを低く抑えること。【解決手段】多層回路基板は、第1及び第2の絶縁層と、第1の絶縁層と第2の絶縁層の間に位置するシートキャパシタを備える。シートキャパシタは、誘電体を挟んで一対の電極が対向しており、電極に連なるリード配線は、第1又は第2の絶縁層のシートキャパシタとは反対側において、多層回路基板の積層方向から視て、電極と重なるように配置されている。多層回路基板の積層方向において、リード配線が電極と重なるように配置されていることで、キャパシタシートのESLを低く抑えることができる。【選択図】図3
摘要翻译：要解决的问题：在包括电容器片的多层电路板中将电容器片的ESL抑制到低电平。解决方案：多层电路板包括第一绝缘层和第二绝缘层，以及位于第一绝缘层和第二绝缘层。薄片电容器包括彼此面对的一对电极，介电体彼此相对设置，并且与电极连续的引线布置成与第一绝缘层或第二绝缘层的相反侧的电极重叠当从多层电路板的层叠方向观察时，与片状电容器的绝缘层。引线布置成与多层电路板的堆叠方向上的电极重叠，从而可以将电容器片的ESL抑制到低水平。

6. 发明专利

JP2015065199A 多層配線基板及びその製造方法审中-公开
标题翻译：多层接线板及其制造方法
公开(公告)号：JP2015065199A
公开(公告)日：2015-04-09
申请号：JP2013196602
申请日：2013-09-24
申请人：株式会社野田スクリーン
发明人：小山田成聖 , 吉澤正充 , 小川裕誉 , 服部篤典
IPC分类号： H05K3/00 , H05K3/46
摘要：【課題】多層配線基板において複数層を貫通する層間接続導体と各導体回路との接続を安定的に確保する。【解決手段】シートキャパシタ7の基板10に大径ビア31を形成し、基板10とプリプレグシート21との間にある面電極12の一部を露出させるように開口させる。面電極12に小開口部12Aを形成し、プリプレグシート21に大径ビア31よりも小さな径で開口する小径ビア32を下の銅箔23に達するように形成する。大径ビア31及び小径ビア32の内側には層間接続導体33を設ける。【選択図】図10
摘要翻译：要解决的问题：稳定地确保贯穿多个层的层间连接导体与多层布线板中的每个导体电路之间的连接。解决方案：在片状电容器7的基板10上形成大直径通孔31，并且位于基板10和预浸料片21之间的表面电极12的一部分被打开以露出。在表面电极12上形成小开口12A，在预浸料片21上形成直径大于通孔31的小直径通孔32，以便到达下铜箔23.层间连接导体33设置在大直径通孔31和小直径通孔32的内部。

7. 发明专利

JP6427747B1 薄膜キャパシタ構造、および当該薄膜キャパシタ構造を備えた半導体装置有权
公开(公告)号：JP6427747B1
公开(公告)日：2018-11-28
申请号：JP2017548478
申请日：2017-05-17
申请人：株式会社野田スクリーン
发明人：小山田成聖
IPC分类号： H05K1/16 , H01G4/30 , H01G4/33 , H01L23/12
CPC分类号： H01G4/30 , H01G4/33 , H01L23/12 , H01L23/32 , H05K1/16
摘要：薄膜キャパシタ構造(50)は、電極パッド面(2S)に複数の電極パッド(3G、3P、3S)がエリアアレイ状に配置されたエリアアレイ型集積回路(2)の電極パッド面(2S)に接合される。薄膜キャパシタ構造(50)は、第1シート電極(11)、第2シート電極(13)、および第1シート電極(11)と第2シート電極(12)との間に形成された薄膜誘電体層(12)を含む薄膜キャパシタ(10)と、第1絶縁膜(21)と、第2絶縁膜(22)と、複数の貫通孔(30P、30G、30S)と、を備える。複数の貫通孔(30P、30G、30S)は、第1絶縁膜(21)から薄膜キャパシタ(10)を経由して第2絶縁膜(22)まで貫通し、複数の電極パッド(3G、3P、3S)に対応する位置に形成されている。

8. 发明专利

JP6019367B2 半導体装置有权
公开(公告)号：JP6019367B2
公开(公告)日：2016-11-02
申请号：JP2015004170
申请日：2015-01-13
申请人：株式会社野田スクリーン
发明人：小山田成聖
IPC分类号： H01L23/12
CPC分类号： H01L23/50 , H01L23/49816 , H01L23/49838 , H01L24/00 , H01L2224/16225 , H01L23/49827 , H01L2924/0002 , H01L2924/15311

9. 发明专利

JP5974421B1 半導体装置有权
标题翻译：半导体设备
公开(公告)号：JP5974421B1
公开(公告)日：2016-08-23
申请号：JP2016507938
申请日：2015-11-13
申请人：株式会社野田スクリーン
发明人：小山田成聖
IPC分类号： H01L27/04 , H01L23/12 , H01L23/32 , H01L21/822
CPC分类号： H01L23/642 , H01G4/33 , H01L21/822 , H01L23/50 , H01L23/647 , H01L24/06 , H01L24/09 , H01L24/13 , H01L24/16 , H01L24/17 , H01L24/33 , H01L27/04 , H01L2224/0401 , H01L2224/16 , H01L2224/16265 , H01L2924/14 , H01L2924/19041 , H01L2924/19043 , H01L2924/19103
摘要：半導体装置(100)は、バンプ搭載面(2S)を有する半導体集積回路(2)と、バンプ搭載面にバンプ(22)によって接続される薄膜キャパシタ部(1)とを備える。半導体集積回路(2)は、一方の極性の電源電圧(Vdd)が印加される第1電源パッド(21V)と、他方の極性の電源電圧(Gnd)が印加される第2電源パッド(21G)とを含む。薄膜キャパシタ部(1)は、第1電源パッドに接続される第1電極層(11)と、第2電源パッドに接続される第2電極層(12)と、第1電極層と第2電極層との間に形成された誘電体層(13)と、を含む。半導体装置は、半導体集積回路に電力を供給する電力供給経路(30)と、電力供給経路中に設けられ、第1電極層および第2電極層の体積抵抗率より高い体積抵抗率を有する金属系高抵抗材料からなる薄板状の金属抵抗部(17)とを備える。
摘要翻译：的半导体器件（100）包括具有凸块安装表面（2S）的半导体集成电路（2），薄膜电容器部通过凸块（22）连接到该凸块安装表面和（1）。半导体集成电路（2），所述第二电源焊盘和电源电压（VDD）的一种极性的所述第一电源焊盘被施加（21V）时，供电电压（GND）的另一极性被施加（21G）包括门。薄膜电容器部（1）包括连接到所述第一电源焊盘（11），连接到所述第二电源焊盘（12），所述第一电极层和第二电极的第二电极层的第一电极层包括层（13）之间形成的介电层，所述。该半导体器件包括在所述供电路径设置用于为半导体集成电路（30）供给电力的电力供给路径，金属，带高体积电阻率比所述第一电极层的体积电阻率和所述第二电极层和薄的板状的金属电阻器部分制成的高电阻材料（17）的。

10. 发明专利

JP6163671B1 中間接続体、中間接続体を備えた半導体装置、および中間接続体の製造方法有权
公开(公告)号：JP6163671B1
公开(公告)日：2017-07-19
申请号：JP2016554708
申请日：2016-05-24
申请人：株式会社野田スクリーン
发明人：小山田成聖
IPC分类号： H01L23/32 , H01L23/12
CPC分类号： H01L23/12 , H01L23/32 , H01R11/01 , H05K1/02 , H01L2224/16
摘要：中間接続体(1)は、半導体集積回路(2)の各電源パッドに接続される、細長い薄板の形状の電源バスバー(11)と、半導体集積回路の各グランドパッドに接続される、細長い薄板の形状のグランドバスバー(12)と、電源バスバー(11)とグランドバスバー(12)との間に形成された薄膜絶縁体層(13)と、半導体集積回路の各信号パッドに接続される複数の導電路(15)を含む、細長い薄板の形状の導電路部(14)と、を備える。電源バスバー(11)、グランドバスバー(12)、および導電路部(14)は、それぞれ、薄板の長手方向が半導体集積回路のバンプ搭載面(2S)に対して平行となるように立てた状態で、半導体集積回路の電源パッド列、グランドパッド列、および信号パッド列による並列配置に対応して並列配置されている。

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