专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明专利

JPWO2013179784A1 半導体装置および半導体装置の製造方法有权
标题翻译：制造半导体器件的方法和半导体器件
公开(公告)号：JPWO2013179784A1
公开(公告)日：2016-01-18
申请号：JP2014518330
申请日：2013-04-11
申请人：富士電機株式会社
发明人：顕寛上西 , 顕寛上西 , 将晴山路 , 将晴山路
IPC分类号： H01L29/06
CPC分类号： H01L29/063 , H01L21/26513 , H01L21/74 , H01L21/761 , H01L29/0646 , H01L29/404
摘要：ダブルリサーフ構造からなる高耐圧分離構造を有する半導体装置であって、低電位領域と高電位領域とを分離する高耐圧分離構造を備える。高耐圧分離構造は、平面形状が環状の帯状で、直線部分と、当該直線部分に繋がるコーナー部分とからなる。高耐圧分離構造において、n型のウェル領域の基板おもて側の表面層には、n型のウェル領域の外周に沿ってp型のリサーフ領域が形成されている。リサーフ領域の単位面積当たりの総不純物量を直線部分に比べてコーナー部分で少なくすることで、コーナー部分での耐圧曲線(32)のピーク値となるドーズ量の位置(32a)を直線部分での耐圧曲線(31)のピーク値となるドーズ量の位置(31a)に合わせることができる。その結果、素子耐圧を高くすることができて、プロセスのばらつきによる素子耐圧の低下を抑制することができる。
摘要翻译：具有由双RESURF结构的高击穿电压隔离结构的半导体器件包括用于分离低电位区和高电势区中的高击穿电压隔离结构。高压隔离结构，平面形状由直线部分，连接到所述直线部的角部的环形带。在高击穿电压的隔离结构，在n型阱区的基板正面上的表面层，沿n型阱区域的周围的p型RESURF区域形成。通过减小角部大于每RESURF区域的单位面积与峰值的线性部分的位置（32A）的线性部分的杂质总量在拐角部分成为压力曲线（32）的剂量它可以调整到峰值的位置，以成为压力曲线（31）（31A）的剂量。其结果是，有可能能够提高击穿电压，以抑制击穿电压的降低，由于在这个过程中的变化。

2. 发明专利

JP5458809B2 Semiconductor device 有权
公开(公告)号：JP5458809B2
公开(公告)日：2014-04-02
申请号：JP2009251946
申请日：2009-11-02
申请人：富士電機株式会社
发明人：将晴山路
IPC分类号： H01L21/336 , H01L21/76 , H01L21/8234 , H01L27/06 , H01L27/08 , H01L29/786 , H01L29/861 , H01L29/868
CPC分类号： H01L27/1203 , H01L21/76264 , H01L29/0615 , H01L29/0619 , H01L29/0696 , H01L29/0878 , H01L29/402 , H01L29/41758 , H01L29/7824 , H01L29/8611 , H01L2924/0002 , H01L2924/00

3. 发明专利

JP5401957B2 Semiconductor device and a method of manufacturing the same 有权
公开(公告)号：JP5401957B2
公开(公告)日：2014-01-29
申请号：JP2008312160
申请日：2008-12-08
申请人：富士電機株式会社
发明人：睦美北村 , 善則小林 , 将晴山路 , 顕寛上西 , 慎一郎松永
IPC分类号： H01L21/822 , H01L21/336 , H01L21/76 , H01L21/8234 , H01L27/04 , H01L27/06 , H01L29/78

4. 发明专利

JP5293831B2 The high-voltage semiconductor device and a driving circuit 有权
公开(公告)号：JP5293831B2
公开(公告)日：2013-09-18
申请号：JP2011537460
申请日：2010-09-29
申请人：富士電機株式会社
发明人：将晴山路
IPC分类号： H01L21/336 , H01L21/822 , H01L21/8234 , H01L27/04 , H01L27/08 , H01L27/088 , H01L29/06 , H01L29/78
CPC分类号： H01L29/7816 , H01L24/05 , H01L29/0646 , H01L29/0696 , H01L29/1095 , H01L29/402 , H01L29/41758 , H01L29/42368 , H01L29/4238 , H01L2224/02166 , H01L2224/04042 , H01L2224/05552 , H01L2224/48091 , H01L2924/12036 , H01L2924/1301 , H01L2924/13055 , H01L2924/13091 , H01L2924/14 , H03K17/567 , H03K17/6871 , H03K2217/0063 , H03K2217/0081 , H01L2924/00014 , H01L2924/00
摘要： A high voltage semiconductor device is provided and includes an n−-type region encompassed by a p− well region and is provided on a p−-type silicon substrate. A drain n+-region is connected to a drain electrode. A p base region is formed so as to be separate from and encompass the drain n+-region. A source n+-region is formed in the p base region. Further, a p−-region is provided that passes through the n−-type region to the silicon substrate. The n−-type region is divided, by the p−-region, into a drift n−-type region having the drain n+-region and a floating n−-type region having a floating electric potential.

5. 发明专利

JPWO2015053022A1 半導体装置有权
公开(公告)号：JPWO2015053022A1
公开(公告)日：2017-03-09
申请号：JP2015541483
申请日：2014-09-05
申请人：富士電機株式会社
发明人：将晴山路 , 将晴山路 , 博菅野 , 博菅野
IPC分类号： H01L27/08 , H01L21/76 , H01L21/761 , H01L21/822 , H01L21/8234 , H01L27/04 , H01L27/06 , H01L29/06
CPC分类号： H01L27/0285 , H01L21/761 , H01L27/092 , H01L27/0928 , H01L29/0642
摘要：ハイサイド領域(10)において、p--型基板(1)の表面層には、ゲート駆動回路を構成するPMOS(20)が形成された第1n拡散領域(2)および内部にp拡散領域(4)が形成された第2n拡散領域(3)が設けられる。p拡散領域(4)には、ゲート駆動回路を構成するNMOS(40)が形成されている。第1n拡散領域(2)と第2n拡散領域(3)との間には、グランド電位のp分離拡散領域(5)が設けられ、第1n拡散領域(2)と第2n拡散領域(3)とが電気的に分離される。第1n拡散領域(2)は、電源電位(VB)のVB端子に接続される。第2n拡散領域(3)は、基準電位(VS)またはフローティング電位の端子(30)に接続される。p拡散領域(4)は、基準電位(VS)のVS端子に接続される。このようにすることで、外付け部品を用いることなくサージによる寄生動作を抑制し、素子が破壊に至ることを防止することができる。

6. 发明专利

JPWO2014199608A1 半導体装置有权
标题翻译：半导体设备
公开(公告)号：JPWO2014199608A1
公开(公告)日：2017-02-23
申请号：JP2015522531
申请日：2014-06-06
申请人：富士電機株式会社
发明人：将晴山路
IPC分类号： H01L27/08 , H01L21/761 , H01L21/764 , H01L21/822 , H01L21/8234 , H01L27/04 , H01L27/06 , H01L29/06 , H01L29/861 , H01L29/868
CPC分类号： H01L29/7818 , H01L21/761 , H01L21/764 , H01L27/0629 , H01L27/0727 , H01L27/1207 , H01L29/0619 , H01L29/0649 , H01L29/1095 , H01L29/7393 , H01L29/78 , H01L29/8611 , H03K17/002
摘要： p型の半導体基板(1)にブートストラップダイオード(Db)および高耐圧電界効果トランジスタ(62)を有する半導体装置(100)は、半導体基板(1)のn−型の埋め込み層(50)内に空洞(3)を形成し、この空洞の下部の埋め込み層(50)を高耐圧nチャネルMOSFET(62)のドレインドリフト領域として利用することで、ブートストラップダイオード(Db)の順バイアス時に半導体基板(1)側に流れる正孔(92)によるリーク電流を抑制すると同時にブートストラップコンデンサC1の充電電流を大きくし、なおかつチップ面積の増大を抑制することができる。
摘要翻译：在p型半导体衬底（1），其具有自举二极管（DB）和高电压场效应晶体管（62）（100），所述半导体衬底的半导体器件（1）的n型掩埋层（50）的（3），通过使用作为埋层（50）的腔（62），自举二极管的正向偏压（DB）中的半导体基板的高压n沟道MOSFET的底部的漏极漂移区形成一个腔体（ 1）增加的充电电流的同时自举电容器C1时抑制由于流入侧孔（92）的泄漏电流，但它是能够抑制芯片面积的增加。

7. 发明专利

JP5594407B2 Semiconductor device 有权
公开(公告)号：JP5594407B2
公开(公告)日：2014-09-24
申请号：JP2013153212
申请日：2013-07-24
申请人：富士電機株式会社
发明人：将晴山路 , 明夫北村
IPC分类号： H01L21/8236 , H01L21/822 , H01L27/04 , H01L27/088

8. 发明专利

JP5515821B2 A method of manufacturing a semiconductor device 有权
公开(公告)号：JP5515821B2
公开(公告)日：2014-06-11
申请号：JP2010028739
申请日：2010-02-12
申请人：富士電機株式会社
发明人：英紀高橋 , 健毎熊 , 将晴山路
IPC分类号： H01L29/78 , H01L21/265 , H01L21/336 , H01L29/786

9. 发明专利

JPWO2014041921A1 半導体集積回路装置有权
标题翻译：的半导体集成电路器件
公开(公告)号：JPWO2014041921A1
公开(公告)日：2016-08-18
申请号：JP2014535425
申请日：2013-08-02
申请人：富士電機株式会社
发明人：朋弘今井 , 朋弘今井 , 将晴山路 , 将晴山路
IPC分类号： H01L27/08 , H01L21/761 , H01L21/822 , H01L21/8234 , H01L21/8238 , H01L27/04 , H01L27/06 , H01L27/092 , H01L29/06
CPC分类号： H01L27/0921 , H01L21/761 , H01L21/823871 , H01L21/823878 , H01L27/092 , H01L27/1207 , H01L29/0649 , H01L29/1083
摘要： p半導体基板(1)上に形成されたn分離領域(2)には、ハイサイド駆動回路を構成するMV−PMOS(20)およびMV−NMOS(30)が形成される。MV−NMOS(30)は、n分離領域(2)内部の中間電位(Vs)のp分離領域(3)に形成される。p半導体基板(1)の表面層の、n分離領域(2)の外側にはnエピタキシャル領域(12)が設けられ、その外側にはグランド電位(GND)のpGND領域(41)が設けられる。ハイサイド駆動回路とpGND領域(41)との間には、p半導体基板(1)とnエピタキシャル領域(12)との間に空洞(11)が設けられ、nエピタキシャル領域(12)を貫通して空洞(11)に達するp拡散領域(13)が設けられる。p分離領域(3)には中間電位(Vs)が印加される。これにより、誤動作や破壊が生じることを回避し、かつチップサイズを縮小することができる。
摘要翻译：在p半导体衬底（1）被形成在（2）中，形成构成高侧驱动电路（20）和MV-NMOS（30）MV-PMOS n个隔离区。形成MV-NMOS（30）在第n隔离区域（2）P隔离区域中的中间电位（VS）（3）内。在半导体基板（1）的对表面层的，n个隔离区的外侧（2）设有N外延区域（12），接地电位（GND）（41）PGND区域设置在其外侧。高侧驱动器电路和PGND区域（41），腔（11）之间在p半导体基板之间设置（1）和n外延区域（12），穿过N外延区域（12） p扩散区域（13）被提供以到达腔（11）TE中。中间电势（Vs）施加到p隔离区（3）。因此，避免了误动作或损坏发生，并且，能够减小芯片尺寸。

10. 发明专利

JPWO2013039135A1 高耐圧半導体装置有权
标题翻译：高压半导体器件
公开(公告)号：JPWO2013039135A1
公开(公告)日：2015-03-26
申请号：JP2013533703
申请日：2012-09-13
申请人：富士電機株式会社
发明人：将晴山路 , 将晴山路
IPC分类号： H01L21/8234 , H01L21/822 , H01L27/04 , H01L27/06 , H01L27/088
CPC分类号： H01L21/761 , H01L27/0629 , H01L27/088 , H01L29/0653 , H01L29/7393 , H01L29/7816 , H01L29/7832
摘要： p-シリコン基板(100)の表面層には、nウエル領域(201)と、nウエル領域(201)を囲むn-領域(101)とが設けられる。n-領域(101)は、高耐圧MOSFET(71,72)が配置された耐圧領域を備えている。nウエル領域(201)は、論理回路が配置された論理回路領域(19)を備えている。高耐圧MOSFET(71,72)のドレイン領域(103)と論理回路領域(19)との間に、p-開口部(131)が設けられる。第2ピックアップ領域(122)とドレイン領域(103)の間に、負荷抵抗(104a、104b)として用いるnバッファ領域(104)が設けられる。p-開口部(131)は、nバッファ領域(104)と論理回路領域19との間に設けられる。これにより、チップの小面積化を実現し、スイッチング応答速度が速いレベルシフト回路を有する高耐圧半導体装置を提供することができる。
摘要翻译：在硅衬底（100）的对 - 表面层，和n阱区（201），n型井周围的面积（201）n-区（101）和设置。 n-区（101）设置有一个压力区，它位于高压MOSFET（71和72）。 n阱区（201）包括在其中的逻辑电路被布置在逻辑电路区域（19）。漏极区（103）和高耐压MOSFET（71和72）（19）的逻辑电路区域之间，对开口（131）被提供。在第二拾取区域（122）和漏极区域（103），负载电阻器（104A，104B）的n缓冲区域（104），其设置成使用。对 - 开口（131）n缓冲区域（104）和逻辑电路区域19之间。因此，为了实现芯片的较小的面积，所以能够提供具有开关响应速度的高击穿电压的半导体器件是快速电平移位电路。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式