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    • 3. 发明专利
    • ダイヤモンド半導体装置及びその製造方法
    • 金刚石半导体器件及其制造方法
    • JP2016103651A
    • 2016-06-02
    • JP2015253889
    • 2015-12-25
    • 国立研究開発法人産業技術総合研究所国立大学法人東京工業大学
    • 加藤 宙光牧野 俊晴小倉 政彦竹内 大輔山崎 聡波多野 睦子岩崎 孝之
    • H01L21/338H01L29/808H01L29/812H01L27/098H01L29/12H01L29/78H01L21/336H01L21/337
    • 【課題】デバイス設計の自由度を大幅に高めるとともに、効率的に製造可能なダイヤモンド半導体装置及びその製造方法を提供する。 【解決手段】ダイヤモンド基板1と、ダイヤモンド基板1の{001}の結晶面を有する基板面上に略垂直に隆起して配されるダイヤモンド段差部と、n型のリンドープダイヤモンド領域5a、5bと、ダイヤモンド絶縁領域6a、6bと、を有す。ダイヤモンド段差部は、側面が{110}の結晶面を有する第1段差部3と、側面が{100}の結晶面を有する第2段差部4a、4bとが一体に形成され、リンドープダイヤモンド領域5a,5bは、第1段差部3の段差形状の底角を起点に第1段差部3の側面及びダイヤモンド基板1の基板面を成長基面として結晶成長させて形成され、ダイヤモンド絶縁領域6a、6bは、第2段差部4a、4bの側面及びダイヤモンド基板1の基板面を成長基面として結晶成長させて形成される。 【選択図】図3
    • 要解决的问题:提供能够显着提高器件设计自由度和有效制造的金刚石半导体器件,并提供其制造方法。解决方案:一种金刚石半导体器件,包括:金刚石衬底1 ; 在金刚石基板1的具有{001}晶面的基板表面上基本上垂直地突出并布置的金刚石阶梯部分; n型磷掺杂金刚石区域5a和5b; 和金刚石绝缘区域6a和6b。 在金刚石阶梯部分中,其一侧具有{110}晶面的第一台阶部分3和其侧面具有{100}晶面的第二台阶部分4a和4b一体形成。 掺杂荧光体的金刚石区域5a和5b通过使用第一台阶部分3的阶梯状底角作为起始点并使用第一台阶部分3的侧面和钻石的基板表面进行晶体生长而形成 底物1作为生长基底表面。 金刚石绝缘区域6a和6b通过使用第二台阶部分4a和4b的侧面和金刚石基板1的基板表面作为生长基底表面进行晶体生长而形成。图3
    • 5. 发明专利
    • 半導体装置
    • 半导体器件
    • JP2015106650A
    • 2015-06-08
    • JP2013248166
    • 2013-11-29
    • 株式会社デンソー国立研究開発法人産業技術総合研究所国立大学法人金沢大学
    • 小山 和博牧野 俊晴小倉 政彦加藤 宙光竹内 大輔山崎 聡徳田 規夫猪熊 孝夫南山 拓真
    • H01L29/78H01L29/12
    • H01L29/7813H01L29/1602H01L29/365H01L29/47H01L29/66045H01L29/7827H01L29/7839H01L29/872H01L29/41766
    • 【課題】最大電界強度が弱くなるようにしつつ、抵抗を小さくできるダイヤモンド半導体で構成される半導体装置を提供する。 【解決手段】ダイヤモンド半導体にて構成されるMISFETについて、p型ドリフト層2をホッピング伝導する第1層2aと第2層2bとが交互に配置されたδドープ構造とし、各第1層2aや各第2層2bの平面方向に対して交差する方向となる縦方向に電流を流す。不純物準位が深いダイヤモンドにおいてもホッピング伝導が発現するとイオン化エネルギーが小さくなり、第1層2aにおけるキャリア密度が大きくなる。その結果、低密度層となる第2層2bにおいてもキャリア密度が高くなり、δドープ構造の抵抗を小さくできる。δドープ構造は、p型ドリフト層2のトータルの不純物量を小さくできるため、ドリフト層2における最大電界強度が抑制できる。したがって、MISFETの耐圧を確保しながら抵抗を小さくできる。 【選択図】図1
    • 要解决的问题:提供一种由金刚石半导体组成的半导体器件,该半导体器件可以在降低最大电场强度的同时降低电阻。解决方案:由金刚石半导体构成的MISFET包括δ掺杂结构,其中第一层2a引起跳变导通 在p型漂移层2和第二层2b中交替布置,并且电流在与每个第一层2a和每个第二层2b的平面方向垂直的纵向方向上通过。 即使在具有深杂质水平的金刚石中,当引起跳跃传导并且第一层2a中的载流子密度增加时,电离能也减小。 结果,即使在成为低密度层的第二层2b中,载流子密度也增加,并且δ掺杂结构中的电阻可以降低。 由于δ掺杂结构可以降低p型漂移层2的总杂质量,所以可以抑制漂移层2中的最大电场强度。 因此,可以在确保对MISFET的耐压性的同时降低电阻。