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1. 发明授权

CN115458010B 一种适用于非易失性存储器存算一体阵列的运算单元有权
公开(公告)号：CN115458010B
公开(公告)日：2023-12-01
申请号：CN202210999390.2
申请日：2022-08-19
申请人：南方科技大学
发明人：毛伟 , 周浩翔 , 洪海桥 , 刘定邦 , 刘俊 , 余浩
IPC分类号： G11C13/00
摘要：本发明公开了一种适用于非易失性存储器存算一体阵列的运算单元，所述运算单元包括至少一个阻变存储器，与所述阻变存储器电连接的反相器，与所述反相器电连接的电容器。本发明实施例中通过插入反相器以实现隔离阻变存储器的电阻失配和比率较低的因素，采用电容采样将阻变存储器失配的限制转移到电容，能够较大程度削弱非易失性存储器存算一体阵列中运算单元的失配率与功耗。

2. 发明公开

CN115458010A 一种适用于非易失性存储器存算一体阵列的运算单元有权
公开(公告)号：CN115458010A
公开(公告)日：2022-12-09
申请号：CN202210999390.2
申请日：2022-08-19
申请人：南方科技大学
发明人：毛伟 , 周浩翔 , 洪海桥 , 刘定邦 , 刘俊 , 余浩
IPC分类号： G11C13/00
摘要：本发明公开了一种适用于非易失性存储器存算一体阵列的运算单元，所述运算单元包括至少一个阻变存储器，与所述阻变存储器电连接的反相器，与所述反相器电连接的电容器。本发明实施例中通过插入反相器以实现隔离阻变存储器的电阻失配和比率较低的因素，采用电容采样将阻变存储器失配的限制转移到电容，能够较大程度削弱非易失性存储器存算一体阵列中运算单元的失配率与功耗。

3. 发明授权

CN115955237B 基于存算一体阵列权重预处理的模数转换模块优化方法有权
公开(公告)号：CN115955237B
公开(公告)日：2023-10-20
申请号：CN202211557125.5
申请日：2022-12-06
申请人：南方科技大学
发明人：毛伟 , 周浩翔 , 刘定邦 , 洪海桥 , 余浩
IPC分类号： H03M1/00 , H03M1/12
摘要：本发明公开了基于存算一体阵列权重预处理的模数转换模块优化方法，所述方法通过确定存算一体阵列中各列分别对应的权重信息，其中，每列对应的所述权重信息为该列的权重数据中1的比例，每列的所述权重数据由0和1组成；获取各列分别对应的模数转换模块的分辨率位数；根据各列分别对应的所述权重信息和所述分辨率位数，确定各列分别对应的所述模数转换模块的目标比较周期。解决了现有技术中由于神经网络具有权重数据稀疏性，因此存算一体架构中进行每列的乘累加运算后的输出模拟量结果范围远小于ADC模数转换的输入范围，导致模数转换模块的比较周期长、功耗大的问题。

4. 发明公开

CN115955237A 基于存算一体阵列权重预处理的模数转换模块优化方法有权
公开(公告)号：CN115955237A
公开(公告)日：2023-04-11
申请号：CN202211557125.5
申请日：2022-12-06
申请人：南方科技大学
发明人：毛伟 , 周浩翔 , 刘定邦 , 洪海桥 , 余浩
IPC分类号： H03M1/00 , H03M1/12
摘要：本发明公开了基于存算一体阵列权重预处理的模数转换模块优化方法，所述方法通过确定存算一体阵列中各列分别对应的权重信息，其中，每列对应的所述权重信息为该列的权重数据中1的比例，每列的所述权重数据由0和1组成；获取各列分别对应的模数转换模块的分辨率位数；根据各列分别对应的所述权重信息和所述分辨率位数，确定各列分别对应的所述模数转换模块的目标比较周期。解决了现有技术中由于神经网络具有权重数据稀疏性，因此存算一体架构中进行每列的乘累加运算后的输出模拟量结果范围远小于ADC模数转换的输入范围，导致模数转换模块的比较周期长、功耗大的问题。

5. 发明授权

CN115906968B 双有符号操作数非易失性存算一体单元、阵列及运算方法有权
公开(公告)号：CN115906968B
公开(公告)日：2023-12-08
申请号：CN202211395177.7
申请日：2022-11-09
申请人：南方科技大学
发明人：周浩翔 , 毛伟 , 刘定邦 , 洪海桥 , 余浩
IPC分类号： G06N3/063 , G06N3/048 , G11C13/00 , G11C7/16 , G06F7/48 , G06F7/544
摘要：本发明公开了一种双有符号操作数非易失性存算一体单元、阵列及运算方法，非易失性存算一体单元包括：第一忆阻器单元、第二忆阻器单元与反相器；第一忆阻器单元分别与位线、字线以及源线连接；第二忆阻器单元分别与反相器的输出端、字线以及源线连接；反相器的输入端与位线连接，用于对输入至第二忆阻器单元的电平进行反相；第一忆阻器单元与第二忆阻器单元用于根据权重存储数据与位线输入的输入数据控制源线的电流方向；若源线的电流方向为第一方向时，则输入数据与权重存储数据的乘积结果为+1，若源线的电流方向为第二方向时，则乘积结果为‑1，若源线无电流输出，则乘积结果为0。(56)对比文件陈鑫辉等.基于忆阻器的多模式识别CNN电路设计《.实验技术与管理》.2022,第39卷(第10期),75-79+85.赵益波等.基于忆阻器卷积神经网络的表情识别《.电子测量技术》.2022,第45卷(第16期),93-101.沈林耀等.一种面向忆阻器加速器的神经网络模型压缩框架《.微电子学与计算机》.2021,第38卷(第8期),20-27.Fatemeh Kiani 等.All Hardware-BasedTwo-Layer Perceptron Implemented inMemristor Crossbar Arrays《.2021 IEEEInternational Symposium on Circuits andSystems (ISCAS)》.2021,1-5.Georgios Papandroulidakis 等.Practical Implementation of Memristor-Based Threshold Logic Gates《.IEEETransactions on Circuits and Systems I:Regular Papers 》.2019,第66卷(第8期),3041- 3051.程晓东等.荷控忆阻器等效电路分析模型及其电路特性分析《.电子测试》.2020,(第17期),58-60.

6. 发明公开

CN115906968A 双有符号操作数非易失性存算一体单元、阵列及运算方法有权
公开(公告)号：CN115906968A
公开(公告)日：2023-04-04
申请号：CN202211395177.7
申请日：2022-11-09
申请人：南方科技大学
发明人：周浩翔 , 毛伟 , 刘定邦 , 洪海桥 , 余浩
IPC分类号： G06N3/063 , G06N3/048 , G11C13/00 , G11C7/16 , G06F7/48 , G06F7/544
摘要：本发明公开了一种双有符号操作数非易失性存算一体单元、阵列及运算方法，非易失性存算一体单元包括：第一忆阻器单元、第二忆阻器单元与反相器；第一忆阻器单元分别与位线、字线以及源线连接；第二忆阻器单元分别与反相器的输出端、字线以及源线连接；反相器的输入端与位线连接，用于对输入至第二忆阻器单元的电平进行反相；第一忆阻器单元与第二忆阻器单元用于根据权重存储数据与位线输入的输入数据控制源线的电流方向；若源线的电流方向为第一方向时，则输入数据与权重存储数据的乘积结果为+1，若源线的电流方向为第二方向时，则乘积结果为‑1，若源线无电流输出，则乘积结果为0。本发明可以同时支持权重和输入均为有符号数时的计算。

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