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1. 发明申请

WO2002073431A1 ＤＭＡ転送制御方法及び制御装置审中-公开
标题翻译： DMA传输控制方法和控制设备
公开(公告)号：WO2002073431A1
公开(公告)日：2002-09-19
申请号：PCT/JP2002/001689
申请日：2002-02-25
申请人：インターナショナル・ビジネス・マシーンズ・コーポレーション , 上田真
发明人：上田真
IPC分类号： G06F13/28
CPC分类号： G06F13/28
摘要： Data being DMA-transferred can be referenced, and the waiting time of the CPU performing DMA-transfer can be reduced. A DMA transfer controller (10) comprises: detecting means (12) for detecting a reference request from a CPU (70) to refer to data to be DMA-transferred. The CPU (70) is allowed to refer to the data for which the reference request is detected prior to the DMA transfer being executed.
摘要翻译：可以参考被DMA传送的数据，并且可以减少执行DMA传输的CPU的等待时间。 DMA传输控制器（10）包括：检测装置（12），用于检测来自CPU（70）的参考请求以引用要被DMA传送的数据。在执行DMA传送之前，允许CPU（70）参考检测到参考请求的数据。

2. 发明申请

WO2006057208A1 マルチプロセッサシステム及びそれにおける排他制御方法审中-公开
标题翻译：多处理器系统及其独特的控制方法
公开(公告)号：WO2006057208A1
公开(公告)日：2006-06-01
申请号：PCT/JP2005/021336
申请日：2005-11-21
申请人：インターナショナル・ビジネス・マシーンズ・コーポレーション , 上田真
发明人：上田真
IPC分类号： G06F9/52 , G06F12/00 , G06F13/36 , G06F15/167
CPC分类号： G06F13/4217 , G06F9/526
摘要：【課題】ロック変数のアトミックリードモディファイライト機能を有する高価なシステムと同等の機能を簡単な構成で実現可能なマルチプロセッサシステムを提供する。【解決手段】あるＣＰＵが読出信号ＲＥＡＤをアサートすると、ロックレジスタ１８からロック変数ＬＯＣＫが読み出されるとともに、ロックレジスタ１８にロック状態「１」のロック変数ＬＯＣＫが書き込まれる。読み出されたロック変数ＬＯＣＫが非ロック状態「０」の場合、そのＣＰＵはロックを獲得できる。ロック変数ＬＯＣＫが読み出されるとともに、ロック状態「１」のメインロック変数ＬＯＣＫが書き込まれるので、その直後に、別のＣＰＵが読出信号ＲＥＡＤをアサートしても、ロックレジスタ１８からロック状態「１」のロック変数ＬＯＣＫが読み出されるので、その別のＣＰＵはロックを獲得できない。
摘要翻译： [问题]提供一种多处理器系统，其中使用简单结构来实现与具有锁定变量的原子读取 - 修改 - 写入功能的高端系统的功能相同的功能。 [解决问题的手段]当特定CPU断言读取信号（READ）时，从锁定寄存器（18）读取锁定变量（LOCK），而具有锁定状态为“1”的锁定变量（LOCK）为写入锁定寄存器（18）。如果读取的锁定变量（LOCK）具有非锁定状态“0”，则CPU可以获取锁定。由于读取了锁定变量（LOCK），并且写入了具有锁定状态“1”的主锁定变量（LOCK），所以即使其他CPU立即置位了读取信号（READ），而锁定变量（LOCK）也具有从锁定寄存器（18）读取锁定状态“1”，使其他CPU不能获得任何锁定。

3. 发明申请

WO2002069150A1 マイクロプロセッサ及び命令実行順序スケジューリング方法审中-公开
标题翻译：微处理器和指令执行订单调度方法
公开(公告)号：WO2002069150A1
公开(公告)日：2002-09-06
申请号：PCT/JP2002/001272
申请日：2002-02-14
申请人：インターナショナル・ビジネス・マシーンズ・コーポレーション , 上田真
发明人：上田真
IPC分类号： G06F12/08
CPC分类号： G06F9/3802 , G06F9/383
摘要： The degradation of the ratio of utilization of an MPU caused by mishit of a cache memory is suppressed. A microprocessor (10) has an execution unit (26) for executing instructions including an additional test instruction to check if a desired routine including instructions or a desired data structure containing data is present in cache memories (20, 30). Right before reading such a routine, a routine included in such a data structure and parallel processable, or such a data structure, the microprocessor (10) confirms whether the routine or data structure to be read is present in the cache memories (20, 30). The routine or data structure in the cache memories (20, 30), out of the routines parallel processable and data structures, is preferentially executed by the microprocessor (10).
摘要翻译：高速缓冲存储器的虚拟化引起的MPU的利用率的劣化被抑制。微处理器（10）具有用于执行指令的执行单元（26），该指令包括附加测试指令，以检查包含指令的所需例程或包含数据的期望数据结构是否存在于高速缓存存储器（20,30）中。在读取这样的例程之前，包括在这种数据结构中并且可并行处理的例程或这样的数据结构，微处理器（10）确认要读取的例程或数据结构是否存在于高速缓冲存储器（20,30）中）。高速缓冲存储器（20,30）中的程序或数据结构在程序中可并行处理和数据结构优先由微处理器（10）执行。

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