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    • 2. 发明授权
      US08949579B2 Ineffective prefetch determination and latency optimization 有权
    • Ineffective prefetch determination and latency optimization
    • 无效的预取确定和延迟优化
    • US08949579B2
    • 2015-02-03
    • US12897008
    • 2010-10-04
    • Miles R. Dooley , Venkat R. Indukuru , Alex E. Mericas , Francis P. O'Connell
    • Miles R. Dooley , Venkat R. Indukuru , Alex E. Mericas , Francis P. O'Connell
    • G06F9/38 , G06F12/08
    • G06F12/0862 , G06F9/3802 , G06F9/383 , G06F12/0897 , G06F2212/6024
    • A processor of an information handling system (IHS) initiates an L3 cache prefetch operation in response to a demand load during instruction processing. The processor selects an L3 cache prefetch at random for tracking as a target prefetched instruction. The processor initiates an L1 cache target prefetch operation and stores the resultant target prefetched instruction in the L1 cache. If a demand load arrives, the processor analyzes the target prefetched instruction for effectiveness and determines the source of the prefetch data. If a demand does not arrive, the processor tests to determine if the particular prefetched instruction timed out in the cache and identifies the ineffectiveness of the prefetch operation. The processor samples multiple prefetch operations at random and generates a history of prefetch effectiveness and other useful prefetch information. The processor stores the prefetch effectiveness information to enable reduction or removal of ineffective prefetch operations.
    • 信息处理系统（IHS）的处理器在指令处理期间响应于需求负载启动L3高速缓存预取操作。 处理器随机选择L3高速缓存预取作为目标预取指令进行跟踪。 处理器发起L1高速缓存目标预取操作，并将所得到的目标预取指令存储在L1高速缓存中。 如果需求负载到达，则处理器分析目标预取指令的有效性并确定预取数据的来源。 如果请求没有到达，则处理器测试以确定特定预取指令是否在高速缓存中超时并且识别预取操作的无效。 处理器随机抽取多个预取操作，并生成预取有效性和其他有用的预取信息的历史记录。 处理器存储预取有效性信息以便能够减少或去除无效的预取操作。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 4. 发明申请
      US20120278595A1 DETERMINING EACH STALL REASON FOR EACH STALLED INSTRUCTION WITHIN A GROUP OF INSTRUCTIONS DURING A PIPELINE STALL 失效
    • DETERMINING EACH STALL REASON FOR EACH STALLED INSTRUCTION WITHIN A GROUP OF INSTRUCTIONS DURING A PIPELINE STALL
    • 确定管道中的一组指令中的每个停留指令的每一个原因
    • US20120278595A1
    • 2012-11-01
    • US13097284
    • 2011-04-29
    • VENKAT R. INDUKURU , BRIAN R. KONIGSBURG , ALEXANDER E. MERICAS , BENJAMIN W. STOLT
    • VENKAT R. INDUKURU , BRIAN R. KONIGSBURG , ALEXANDER E. MERICAS , BENJAMIN W. STOLT
    • G06F9/38
    • G06F9/3867 , G06F9/3853 , G06F9/3855 , G06F9/3857
    • During a pipeline stall in an out of order processor, until a next to complete instruction group completes, a monitoring unit receives, from a completion unit of a processor, a next to finish indicator indicating the finish of an oldest previously unfinished instruction from among a plurality of instructions of a next to complete instruction group. The monitoring unit receives, from a plurality of functional units of the processor, a plurality of finish reports including completion reasons for a plurality of separate instructions. The monitoring unit determines at least one stall reason from among multiple stall reasons for the oldest instruction from a selection of completion reasons from a selection of finish reports aligned with the next to finish indicator from among the plurality of finish reports. Once the monitoring unit receives a complete indicator from the completion unit, indicating the completion of the next to complete instruction group, the monitoring unit stores each determined stall reason aligned with each next to finish indicator in memory.
    • 在处理器处于不规则处理器的流水线停止期间，直到完成指令组的下一个完成为止，监视单元从处理器的完成单元接收到指示完成以前未完成的指令的完成的下一个完成指示， 下一个完成指令组的多个指令。 监视单元从处理器的多个功能单元接收多个完成报告，包括多个单独指令的完成原因。 从多个完成报告中的与下一个完成指示符对齐的完成报告的选择完成原因的选择中，监视单元从最多的指令的多个失败原因中确定至少一个失败原因。 一旦监视单元从完成单元接收到完整的指示符，指示完成下一个完成指令组，则监视单元将每个确定的停顿原因与每个下一个完成指示符对准在存储器中。
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    • 7. 发明授权
      US09405548B2 Prioritizing instructions based on the number of delay cycles 有权
    • Prioritizing instructions based on the number of delay cycles
    • 基于延迟周期数的优先级指令
    • US09405548B2
    • 2016-08-02
    • US13314052
    • 2011-12-07
    • Venkat R Indukuru , Alexander E Mericas
    • Venkat R Indukuru , Alexander E Mericas
    • G06F9/38
    • G06F9/3853 , G06F9/3836 , G06F9/3857
    • Methods, systems, and computer program products may provide delay-identification in data processing systems. An apparatus may include a delay-identification unit having a delay counter, a threshold register, a delay register, and a delay detector. The delay detector may be configured to start the delay counter in response to detecting that one group of instructions is delayed, and stop the delay counter in response to detecting that the one group of instructions is no longer delayed. The delay detector may additionally be configured to compare the number of cycles counted by the delay counter with a threshold number of cycles in the threshold register, and store at least one effective address of one of the instructions of the one group of instructions when the number of cycles counted by the delay counter is greater than the threshold number of cycles stored in the threshold register.
    • 方法，系统和计算机程序产品可以在数据处理系统中提供延迟识别。 一种装置可以包括具有延迟计数器，阈值寄存器，延迟寄存器和延迟检测器的延迟识别单元。 延迟检测器可以被配置为响应于检测到一组指令被延迟而启动延迟计数器，并且响应于检测到一组指令不再被延迟而停止延迟计数器。 延迟检测器可以另外被配置为将由延迟计数器计数的周期数与阈值寄存器中的阈值数量进行比较，并且当数字的数量存储至少一个指令的一个指令的有效地址时， 由延迟计数器计数的周期大于存储在阈值寄存器中的阈值周期数。
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    • 8. 发明申请
      US20130151816A1 DELAY IDENTIFICATION IN DATA PROCESSING SYSTEMS 有权
    • DELAY IDENTIFICATION IN DATA PROCESSING SYSTEMS
    • 数据处理系统中的延迟识别
    • US20130151816A1
    • 2013-06-13
    • US13314052
    • 2011-12-07
    • Venkat R. Indukuru , Alexander E. Mericas
    • Venkat R. Indukuru , Alexander E. Mericas
    • G06F9/30 , G06F9/312
    • G06F9/3853 , G06F9/3836 , G06F9/3857
    • Methods, systems, and computer program products may provide delay-identification in data processing systems. An apparatus may include a delay-identification unit having a delay counter, a threshold register, a delay register, and a delay detector. The delay detector may be configured to start the delay counter in response to detecting that one group of instructions is delayed, and stop the delay counter in response to detecting that the one group of instructions is no longer delayed. The delay detector may additionally be configured to compare the number of cycles counted by the delay counter with a threshold number of cycles in the threshold register, and store at least one effective address of one of the instructions of the one group of instructions when the number of cycles counted by the delay counter is greater than the threshold number of cycles stored in the threshold register.
    • 方法，系统和计算机程序产品可以在数据处理系统中提供延迟识别。 一种装置可以包括具有延迟计数器，阈值寄存器，延迟寄存器和延迟检测器的延迟识别单元。 延迟检测器可以被配置为响应于检测到一组指令被延迟而启动延迟计数器，并且响应于检测到一组指令不再被延迟而停止延迟计数器。 延迟检测器可以另外被配置为将由延迟计数器计数的周期数与阈值寄存器中的阈值数量进行比较，并且当数字的数量存储至少一个指令的一个指令的有效地址时， 由延迟计数器计数的周期大于存储在阈值寄存器中的阈值周期数。
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