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1. 发明专利

JP2011103133A Circuit designing tool 有权
标题翻译：电路设计工具
公开(公告)号：JP2011103133A
公开(公告)日：2011-05-26
申请号：JP2011002374
申请日：2011-01-07
申请人： Synopsys Inc , シノプシス・インコーポレーテッドSynopsys,Inc.
发明人： RAMACHANDRAN CHAMPAKA , CREWS ANDREW , MCELVAIN KENNETH S
IPC分类号： G06F17/50 , H01L21/82
CPC分类号： G06F17/505 , G06F17/5031 , G06F17/5072 , G06F2217/10 , G06F2217/84
摘要： PROBLEM TO BE SOLVED: To provide a circuit designing tool to reduce possible deviation in the subsequent implementation of a circuit, in automated optimization of a circuit design before a detailed design layout, by determining the probability of violation on design constraints in advance. SOLUTION: The system includes: a means for determining a probability distribution of violations on possible design constraints in implementing a first circuit design and a means for modifying one or more portions of the first circuit design, based on the probability distribution of violations on the possible design constraints. COPYRIGHT: (C)2011,JPO&INPIT
摘要翻译：要解决的问题：提供一种电路设计工具，通过在事先确定违反设计约束的可能性的情况下，在详细的设计布局之前，在电路设计的自动优化中减少随后的电路实现中的可能偏差。解决方案：该系统包括：用于在实施第一电路设计中的可能的设计约束上确定违规的概率分布的装置和用于修改第一电路设计的一个或多个部分的装置，基于违规的概率分布对可能的设计约束。版权所有（C）2011，JPO＆INPIT

2. 发明专利

JP2017116952A ＥＵＶリソグラフィのフレア計算及び補償审中-公开
公开(公告)号：JP2017116952A
公开(公告)日：2017-06-29
申请号：JP2017033653
申请日：2017-02-24
申请人：シノプシス・インコーポレーテッドSynopsys,Inc. , Synopsys Inc
发明人： JAMES SHIELY , SONG HUA
IPC分类号： G03F1/24 , G03F1/36 , G03F7/20
CPC分类号： G03F7/705 , G03F1/24 , G03F1/70 , G03F1/84 , G03F7/70941
摘要：【課題】極紫外(EUV)リソグラフィでのフレアの計算及び補償を提供する。【解決手段】極紫外(EUV)リソグラフィでのフレアの計算及び補償が開示される。EUVリソグラフィで使用されるマスクのフレアを計算する方法は、フレアのパワースペクトル密度(PSD)を低周波成分と高周波成分とに分解することを含む。また、当該方法は、フレアマップ生成部にて複数のレイアウトを受信することを含む。該複数のレイアウトの各々はマスク上のチップパターン位置に対応する。さらに、当該方法は、フレアマップ生成部にて、高速フーリエ変換(FFT)を用いて、低周波成分からマスクの低周波フレアマップを生成することを含む。【選択図】図3

3. 发明专利

JP6068805B2 プロトタイプシステムにおける汎用的な可制御性及び可観測性のための方法及び装置有权
标题翻译：在原型系统通用的可控性和可观的方法和装置
公开(公告)号：JP6068805B2
公开(公告)日：2017-01-25
申请号：JP2012026121
申请日：2012-02-09
申请人：シノプシス・タイワン・カンパニー・リミテッド , Synopsys Taiwan Co., Ltd , シノプシス・インコーポレーテッド , Synopsys,Inc.
发明人：チャン,イン−ツァイ , マオ,ファ , シェイ,スウェイ−ヤン , ワン,ミン−ヤン , スウ,ユー−チン
IPC分类号： G01R31/28 , G06F17/50

4. 发明专利

JP2014524135A Euv flare calculation and compensation of lithography 审中-公开
公开(公告)号：JP2014524135A
公开(公告)日：2014-09-18
申请号：JP2014509346
申请日：2012-05-01
申请人：シノプシス・インコーポレーテッドSynopsys,Inc.
发明人：シーリー，ジェームス , ソング，ホワ
IPC分类号： H01L21/027 , G03F1/24
CPC分类号： G03F7/705 , G03F1/24 , G03F1/70 , G03F1/84 , G03F7/70941
摘要：極紫外（ＥＵＶ）リソグラフィでのフレアの計算及び補償が開示される。ＥＵＶリソグラフィで使用されるマスクのフレアを計算する方法は、フレアのパワースペクトル密度（ＰＳＤ）を低周波成分と高周波成分とに分解することを含む。また、当該方法は、フレアマップ生成部にて複数のレイアウトを受信することを含む。該複数のレイアウトの各々はマスク上のチップパターン位置に対応する。さらに、当該方法は、フレアマップ生成部にて、高速フーリエ変換（ＦＦＴ）を用いて、低周波成分からマスクの低周波フレアマップを生成することを含む。

5. 发明专利

JP2006189845A Method and apparatus for placing assist feature 有权
标题翻译：用于配置辅助功能的方法和装置
公开(公告)号：JP2006189845A
公开(公告)日：2006-07-20
申请号：JP2005373560
申请日：2005-12-26
申请人： Synopsys Inc , シノプシスインコーポレイテッドSyn0Psys, Inc.
发明人： MELVIN LAWRENCE S III
IPC分类号： G03F1/08
CPC分类号： G03F1/36 , G06F17/5068 , G06F2217/12 , Y02P90/265
摘要： PROBLEM TO BE SOLVED: To provide a system to efficiently determine a location in a layout to place an assist feature. SOLUTION: The system receives a layout of an integrated circuit, selects an evaluation point in the layout, and chooses a candidate location in the layout for placing an assist feature. Next, the system determines the final location in the layout to place an assist feature by, iteratively, (a) selecting perturbation locations for placing representative assist features in the proximity of the candidate location, (b) computing aerial-images using an image intensity model, the layout, and by placing representative assist features at the candidate location and the perturbation locations, (c) calculating image-gradient magnitudes at the evaluation point based on the aerial-images, and (d) updating the candidate location for the assist feature based on the image-gradient magnitudes. COPYRIGHT: (C)2006,JPO&NCIPI
摘要翻译：要解决的问题：提供一种系统以有效地确定布局中的位置以放置辅助特征。
解决方案：系统接收集成电路的布局，选择布局中的评估点，并在布局中选择候选位置以放置辅助功能。接下来，系统通过迭代地确定布局中的最终位置以放置辅助特征，（a）选择扰动位置以将代表性辅助特征放置在候选位置附近，（b）使用图像强度来计算空间图像模型，布局，以及在候选位置和扰动位置处放置代表性辅助特征，（c）基于空中图像计算评估点处的图像梯度大小，以及（d）更新辅助位置基于图像梯度的特征。版权所有（C）2006，JPO＆NCIPI

6. 发明专利

JP5263904B2 ic structural simulation speed improvement during the scan circuit test 有权
公开(公告)号：JP5263904B2
公开(公告)日：2013-08-14
申请号：JP2010529992
申请日：2008-07-18
申请人：シノプシス・インコーポレーテッドSynopsys,Inc.
发明人：パンディ，ヨゲシュ , サンカル，ヴィジャイ , ジャイン，マニシュ
IPC分类号： G06F17/50 , G01R31/28 , G01R31/3183
CPC分类号： G06F11/267 , G01R31/318591 , G06F11/261

7. 发明专利

JP2013127782A Debug in multi-core architecture 有权
标题翻译：多核架构调试
公开(公告)号：JP2013127782A
公开(公告)日：2013-06-27
申请号：JP2012263380
申请日：2012-11-30
申请人： Synopsys Inc , シノプシス, インコーポレイテッドSyn0Psys, Inc. , Fujitsu Semiconductor Ltd , 富士通セミコンダクター株式会社
发明人： MARK DAVID RIPERT , AYEWIN OUNG
IPC分类号： G06F11/28 , G06F9/48 , G06F11/36
CPC分类号： G06F11/3636
摘要： PROBLEM TO BE SOLVED: To debug and trace an application to be executed on a multicore processor architecture in a thread level without making it necessary to add any code.SOLUTION: In a multi-core processor architecture 10 including a plurality of interconnected processor elements 150 for processing a thread, a method for monitoring the execution of a thread includes: a step of receiving the plurality of thread parameter indicators of one or more parameters relating to the function and/or identity and/or execution location of one or more threads; a step of comparing at least one of the thread parameter indicators with a plurality of first predefined references each of which expresses a concerned indicator; and a step of generating an output to be obtained by the thread parameter indicator identified to be concerned as the result of comparison.
摘要翻译：要解决的问题：调试和跟踪要在线程级别的多核处理器架构上执行的应用程序，而无需添加任何代码。解决方案：在包括用于处理线程的多个互连处理器元件150的多核处理器架构10中，用于监视线程执行的方法包括：接收多个线程参数指示符的一个或多个与一个或多个线程的功能和/或身份和/或执行位置有关的更多参数; 将至少一个线程参数指示符与多个第一预定义参考进行比较的步骤，每个参考指示符表示相关的指示符; 以及作为比较结果生成要被识别为关注的线程参数指示符获得的输出的步骤。版权所有（C）2013，JPO＆INPIT

8. 发明专利

JP4923128B2 Circuit design and retiming method and apparatus 有权
公开(公告)号：JP4923128B2
公开(公告)日：2012-04-25
申请号：JP2010099180
申请日：2010-04-22
申请人：シノプシス・インコーポレーテッドSynopsys,Inc.
发明人：オクテム，レベント
IPC分类号： G06F17/50
CPC分类号： G06F17/5059 , G06F17/505

9. 发明专利

JP4494796B2 Critical dimension control using the total phase mask and the trim mask 有权
公开(公告)号：JP4494796B2
公开(公告)日：2010-06-30
申请号：JP2003571796
申请日：2003-02-25
申请人：シノプシス・インコーポレーテッドSynopsys,Inc.
发明人：ピエラ，クリストフ
IPC分类号： G03F1/00 , G03F1/30 , G03F7/20 , H01L21/027
CPC分类号： G03F1/30 , G03F1/70

10. 发明专利

JP2009271550A Alleviating line end shortening in transistor end cap by extending phase shifter 审中-公开
标题翻译：通过扩展相位变换器在晶体管端盖中进行线路端接
公开(公告)号：JP2009271550A
公开(公告)日：2009-11-19
申请号：JP2009186919
申请日：2009-08-11
申请人： Synopsys Inc , シノプシスインコーポレイテッドSyn0Psys, Inc.
发明人： MA MELODY , LIU HUA-YU
IPC分类号： G03F1/00 , G03F1/30 , G03F1/36 , H01L21/027 , H01L21/82
CPC分类号： G03F1/30 , G03F1/36
摘要： PROBLEM TO BE SOLVED: To provide a system and a method suitable for reducing line end shortening. SOLUTION: One embodiment of the invention provides a system and a method for reducing line end shortening during an optical lithography process for manufacturing an integrated circuit. The system operates by receiving a specification of the integrated circuit, wherein the specification defines transistors that includes gates. Next, the system identifies a gate within the specification, wherein the gate includes an end cap that is susceptible to line end shortening during the optical lithography process. The system then extends a phase shifter used to form the gate, so that the phase shifter defines at least a portion of the end cap and thereby reduces line end shortening of the end cap due to optical effects. COPYRIGHT: (C)2010,JPO&INPIT
摘要翻译：要解决的问题：提供适合于减少线端缩短的系统和方法。解决方案：本发明的一个实施例提供了一种在用于制造集成电路的光学光刻工艺中减少线端缩短的系统和方法。该系统通过接收集成电路的规范来操作，其中规范定义了包括门的晶体管。接下来，系统识别规格内的门，其中门包括在光学光刻工艺期间易于线端缩短的端盖。然后，系统扩展用于形成栅极的移相器，使得移相器限定端盖的至少一部分，从而由于光学效应而减少端盖的线端缩短。版权所有（C）2010，JPO＆INPIT

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