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1. 发明专利

JP2017537374A 効率的な電力解析有权
公开(公告)号：JP2017537374A
公开(公告)日：2017-12-14
申请号：JP2017518476
申请日：2015-09-02
申请人：シノプシス, インコーポレイテッドSyn0Psys, Inc. , シノプシス, インコーポレイテッドSyn0Psys, Inc.
发明人：マルクルードビックラルズル , マルクルードビックラルズル , マクシムフレデリックエミリアン , マクシムフレデリックエミリアン
IPC分类号： G06F17/50 , G06F11/22
CPC分类号： G06F17/5027 , G06F17/5036 , G06F2217/78
摘要：実施形態は、回路のエミュレーションと、電力解析を実施するためのエミュレートされた回路における信号の状態の追跡とに関する。ホストシステムは、電力解析論理を被試験設計(DUT)に組み込む。エミュレータは、組み込まれた電力解析論理とともにDUTをエミュレートする。電力解析論理に基づき、電力解析クロックサイクル中、エミュレータは、DUTの複数の信号から信号を選択する。エミュレータは、選択された信号について、状態イベントが検出されるか否かを判定する。状態イベントが検出される場合、状態計数は、選択された信号について、DUTのエミュレーション中、選択された信号について検出された状態イベントの数を示すように更新される。更新に基づき、状態計数が閾値回数に達する場合、エミュレータは、状態計数が閾値回数に達したことを示す計数更新信号をホストシステムに送信する。【選択図】図4

2. 发明专利

JP2016510932A 負ビットライン電圧生成回路有权
标题翻译：负位线电压产生电路
公开(公告)号：JP2016510932A
公开(公告)日：2016-04-11
申请号：JP2016500124
申请日：2013-12-11
申请人：シノプシス, インコーポレイテッドSyn0Psys, Inc. , シノプシス, インコーポレイテッドSyn0Psys, Inc.
发明人：プラシャントデュベイ , プラシャントデュベイ , ゴーラフアフジャー , ゴーラフアフジャー , サンジャイクマールヤーダブ , サンジャイクマールヤーダブ , アミットカヌジャ , アミットカヌジャ
IPC分类号： G11C11/413
CPC分类号： G11C7/12 , G11C7/1084 , G11C7/1096 , G11C11/417 , H02M3/07
摘要：負ビットライン電圧を生成する集積回路は、メモリセルに接続可能なビットラインと、ビットラインに接続されるグループとして配置された多数のキャパシタとを備える。ステップ信号生成器は、キャパシタグループに付与される連続シーケンスのステップ信号を生成することができる。この回路は、書込支援方式を実装するため、ビットラインを負電圧に駆動するように集積メモリ回路デバイスの一部とされてもよい。【選択図】図4
摘要翻译：用于产生负位线电压集成电路包括可连接到所述存储器单元的位线，和多个布置为连接到所述位线的一组电容器。步骤信号发生器可以产生施加到所述电容器组的连续序列的一个步骤的信号。该电路中，用于实现写入支持方案，可以是集成存储器电路装置来驱动所述位线为负电压的一部分。点域4

4. 发明专利

JP2017520127A ３次元ＴＣＡＤシミュレーション有权
公开(公告)号：JP2017520127A
公开(公告)日：2017-07-20
申请号：JP2017509604
申请日：2015-04-29
申请人：シノプシス, インコーポレイテッドSyn0Psys, Inc. , シノプシス, インコーポレイテッドSyn0Psys, Inc.
发明人：アルセンテルテリャーン， , アルセンテルテリャーン， , トンマーゾシレント， , トンマーゾシレント，
IPC分类号： H01L21/265 , H01L21/00
CPC分类号： H01L21/027 , G06F17/5009 , G06F17/5036
摘要：処理が行われる集積回路の第1表現を第2表現に変換する。第2表現は、第1表現に対してさらなるドーパントを含む。当該変換は、ドーパントの二次元横方向プロファイルとドーパントの一次元深さプロファイルとの組み合わせによって、マスクを有する第1セットの処理状態における第1ドーパントの添加からの三次元ドーパント分布を生成する。ドーパントの1次元深さプロファイルは、第1セットの処理状態における第1ドーパントの第1添加の初期の処理シミュレーションから選択された結果を記憶するデータベースから検索される。第1ドーパントに対応する第1マスクを有する第1セットの処理状態における第1ドーパントの添加からの2次元横方向ドーパントプロファイルは、マスクと横方向拡散関数との畳み込みによって生成される、または、畳み込みのない2D拡散方程式の少なくとも1つの解から生成される。【選択図】図1

5. 发明专利

JP2016532292A 分離されたキャパシタを有する非対称高密度不揮発性メモリ有权
标题翻译：具有单独的电容器的非对称的高密度非易失性存储器
公开(公告)号：JP2016532292A
公开(公告)日：2016-10-13
申请号：JP2016531734
申请日：2014-07-15
申请人：シノプシス, インコーポレイテッドSyn0Psys, Inc. , シノプシス, インコーポレイテッドSyn0Psys, Inc.
发明人：アンドリューイーホルヒ , アンドリューイーホルヒ
IPC分类号： H01L21/8247 , G11C16/04 , H01L21/336 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L27/1156 , H01L27/11519 , H01L27/11558
摘要：不揮発性メモリ(「NVM」)ビットセルは、キャパシタ、非対称にドープされたトランジスタ及びトンネリング装置を有している。キャパシタ、トランジスタ及びトンネリング装置は各々、異なる活性領域及び金属コンタクトに電気的に接続されている。これら3つの装置は、3つの活性領域を横断するフローティングゲートによって接続されている。トンネリング装置は、真性領域に形成されており、トンネリングの誘発に用いられる電圧のダミナミックレンジを広くしている。FNトンネリング装置は、装置の消去に用いられ、より迅速なページ消去を可能にし、引いては機能の速やかな試験及び検証を可能にする。非対称トランジスタは、キャパシタと連携し、フローティングゲートの論理状態のプログラム及び読み出しの双方に用いられる。キャパシタ及びフローティングゲートは、容量的に互いに結合されており、読み出し及び書き込み動作を実施する別の選択装置が必要なくなる。
摘要翻译：非易失性存储器（“NVM”）位单元包括电容器，晶体管和隧道装置不对称地掺杂。电容器，晶体管和隧穿器件的每个电连接到不同的有源区和金属接触。这三个设备由跨越三个有源区的浮置栅极连接。隧穿器件形成于本征区，广泛在隧穿引起的所使用的电压的DA米娜动态范围。 FN隧穿装置被用于擦除设备，以允许更快的页擦除，拉允许快速的测试和验证功能。不对称晶体管的工作原理与一个电容器同时用于程序和读取的浮置栅极的逻辑状态。电容器和所述浮栅电容性地耦合到彼此，不需要用于进行读取和写入操作的另一选择装置。

6. 发明专利

JP2016507818A ネットリストアブストラクション有权
标题翻译：网表抽象
公开(公告)号：JP2016507818A
公开(公告)日：2016-03-10
申请号：JP2015550797
申请日：2013-12-27
申请人：シノプシス, インコーポレイテッドSyn0Psys, Inc. , シノプシス, インコーポレイテッドSyn0Psys, Inc.
发明人：チャン，ダグラス , ラシングカー，バルクリシュナ・アール
IPC分类号： G06F17/50
CPC分类号： G06F17/505
摘要：ネットリストアブストラクションを作成するためのシステムおよび技術が記載される。動作中に、一実施形態は、回路設計のためのネットリストを受取ることができ、回路設計における回路素子は論理階層(LH)に組織化される。次に、実施形態は、LHにおけるLHノードの組を受取ることができる。実施形態は次いで、LHノードの組における各LHノードについて、LHノードより下方にあるネットリストの一部分をスターネットリストで置換することによって、ネットリストアブストラクションを作成することができ、スターネットリストは、サテライトオブジェクトの組に電気的に接続される中心オブジェクトを含み、各サテライトオブジェクトはLHノードのポートに対応する。
摘要翻译：创建网表抽象的系统和技术描述。在操作过程中，一个实施例可接收的网表的电路设计，在电路设计中的电路元件在一个逻辑层次（LH）被组织。接着，实施例可接收一组LH节点的LH。实施例接着，对于在该组LH节点的每个节点LH，通过从LH节点向下星网表替换网表的一部分，可以创建一个网表的抽象，星形网表它包括一个中心对象到被电连接到卫星对象集，对应于LH节点的端口的每个卫星的对象。

7. 发明专利

JP2016507817A パターンベースの電源グランド（ＰＧ）ルーティングおよびビア生成有权
标题翻译：基于模式的电源地（PG）路由和通孔产生
公开(公告)号：JP2016507817A
公开(公告)日：2016-03-10
申请号：JP2015550795
申请日：2013-12-27
申请人：シノプシス, インコーポレイテッドSyn0Psys, Inc. , シノプシス, インコーポレイテッドSyn0Psys, Inc.
发明人：リン，ヤン , ジャン，イ−ミン , タイ，フィリップ・エイチ , ユエン，リン
IPC分类号： G06F17/50
CPC分类号： G06F17/5077
摘要：パターンベースの電源グランド(PG)ルーティングと、ビア生成に基づいたビアルールとのためのシステムおよび技術が説明される。PG配線をルーティングするためのパターンが受け付けられ得る。次に、インスタンス化計画が受け付けられ得、当該インスタンス化計画は、当該パターンに基づいてPG配線がインスタンス化される集積回路(IC)設計レイアウトのエリアを規定し、当該インスタンス化されたPG配線に割り当てられる1つ以上のネット識別子を規定する。当該PG配線は、当該パターンおよび当該インスタンス化計画に基づいてIC設計レイアウトにおいてインスタンス化され得る。さらに、ビアルールのセットが受け付けられ得、各ビアルールは、2つの異なる金属層にある2つのPG配線の交点でインスタンス化されるビアのタイプを規定する。次に、1つ以上のビアが、当該ビアルールのセットに基づくIC設計レイアウトにおいてインスタンス化され得る。
摘要翻译：和基于模式的电源地（PG）路由的基础上，通过生成用于Biaruru系统和技术进行说明。图案用于路由PG布线可以被接受。然后，将所得实例计划被接受时，实例化计划，PG线限定的集成电路的面积（IC）设计布局，其基于模式实例化，所述实例化的PG导线定义分配的一个或多个网标识符。在PG布线可以在基于模式和实例化计划的IC设计的布局被实例化。此外，以获得一组Biaruru的被接受时，每个Biaruru限定通孔的类型是在两个PG导线在两个不同的金属层中的交叉点被实例化。然后，一个或多个通孔可在基于一组的Biaruru的IC设计的布局被实例化。

8. 发明专利

JP2016503923A 有用なスキューで最適化を導くためのパイプラインに沿ったタイミングボトルネックの分析有权
标题翻译：管道沿线的时间瓶颈的分析引导优化有用歪斜
公开(公告)号：JP2016503923A
公开(公告)日：2016-02-08
申请号：JP2015550777
申请日：2013-12-26
申请人：シノプシス, インコーポレイテッドSyn0Psys, Inc. , シノプシス, インコーポレイテッドSyn0Psys, Inc.
发明人：ツァオ，アイクン
IPC分类号： G06F17/50
CPC分类号： G06F17/505 , G06F2217/84
摘要：回路最適化を導くための技術およびシステムが記載される。いくつかの実施例では、回路設計における論理経路の一連の鎖に対する一連の複合緩みを計算する。論理経路の各鎖は、信号を送出するのみで信号を捕捉はしない順序回路素子または一次入力から始まり、信号を捕捉するのみで信号を送出はしない順序回路素子または一次出力で終わる。次に実施例は、一連の複合緩みに基づいて、回路設計の回路最適化を導く。
摘要翻译：其描述了用于引导电路优化的技术和系统。在一些实施例中，计算一系列的在电路设计中的逻辑路径链的一组复合物松动。的逻辑路径的每条链仅开始顺序电路元件或单不捕获信号顺序输入发送信号，与顺序电路元件或主输出结束不仅将信号发送到捕获信号。下面的例子是基于一系列复杂的松散的，它导致了电路设计的电路优化。

9. 发明专利

JP2016503922A パワーグリッド（ＰＧ）アライメントのためにパワーネットワーク合成（ＰＮＳ）と一体化されたシェーピング有权
标题翻译：电网合成电网（PG）对齐（PNS）和集成成形
公开(公告)号：JP2016503922A
公开(公告)日：2016-02-08
申请号：JP2015550761
申请日：2013-12-26
申请人：シノプシス, インコーポレイテッドSyn0Psys, Inc. , シノプシス, インコーポレイテッドSyn0Psys, Inc.
发明人：パート，デイビッド・エル , リン，ヤン , ルー，アイグオ , ラシングカー，バルクリシュナ・アール , セガル，ラッセル・ビィ , ゾウ，ペイキング
IPC分类号： G06F17/50
CPC分类号： G06F17/5072 , G06F2217/78 , Y02E60/76 , Y04S40/22
摘要：シェーピングがパワーグリッド(PG)アライメントのためにパワーネットワーク合成(PNS)と一体化された実施形態を記載する。特定的には、一部の実施形態は、PNSによって生成されることが予想されるPGに基づいて配置制約を生成し、その後、配置制約に基づいて回路設計上でシェーピングを行なう(または正当化を行なう)。これにより、物理的パーティション(たとえば、倍増インスタンス化ブロックのインスタンス)がシェーピング中にパワーグリッドに位置合わせされることが確実になる。
摘要翻译：成形描述了一种具有电力网络的合成（PNS）电网（PG）对准一个集成的实施例。特别地，一些实施例中生成基于被预期由PNS生成PG一个放置约束，那么基于所述放置约束设计的电路上执行成形（或证明执行）。因此，物理分区（例如，加倍实例块的一个实例）被确保为与成形期间电网对齐。

10. 发明专利

JP2016503921A 回路設計レイアウトにおける、チャネルに対する輻輳インジケータの表示有权
标题翻译：在电路设计布局，该通道的拥塞指示符的显示
公开(公告)号：JP2016503921A
公开(公告)日：2016-02-08
申请号：JP2015550722
申请日：2013-12-23
申请人：シノプシス, インコーポレイテッドSyn0Psys, Inc. , シノプシス, インコーポレイテッドSyn0Psys, Inc.
发明人：ラシングカー，バルクリシュナ , ツキティシュビリ，カルロ・ブイ , パート，デイビッド・エル , グイリン，ルイス・ディ , レッシャー，ジェフリー・ジェイ , グラハム，グレン・ビィ , グレリア，アジャイ , セガル，ラッセル , チャン，ダグラス , ローゼ，クセニア , ユ，ジェンタオ
IPC分类号： G06F17/50
CPC分类号： G06F17/5072 , G06F17/5045 , G06F17/5054 , G06F17/5068 , G06F17/5077 , G06F17/5081 , G06F2217/06 , G06F2217/74
摘要：回路設計のフロアプランを作成し、編集し、見るための方法および装置が記載される。具体的には、いくつかの実施の形態によれば、ユーザは回路設計レイアウトにおいて、推論ポイントにおいてグラフィカル操作を実行することができ、推論ポイントの位置は回路設計レイアウトにおける既存のグラフィカルオブジェクトに基いて判断される。いくつかの実施の形態は、回路設計レイアウトの修正に応答して回路設計レイアウトにおいて輻輳インジケータを実質的に即時に更新する。いくつかの実施の形態は、ブロックまたはパーティションのサイズまたは形状の変更に応答して、ブロックまたはパーティションのピン位置を実質的に即時に更新する。いくつかの実施の形態は、ユーザが、論理的階層に基き、さらに電圧ドメイン、パワードメインまたはクロックドメインのような少なくとも1つのさらなる属性タイプに基いて、回路設計レイアウトを見ることを可能にする。
摘要翻译：创建电路设计，编辑，描述的平面图是用于查看的方法和装置。具体而言，根据一些实施例，在电路设计布局的用户，也能够在推理点执行图形操作时，基于在电路设计布局的现有图形对象上的推理点的位置这是确定的。一些实施例中，更新在所述电路设计布局中的拥塞指示器响应于所述电路设计版图基本上即刻的修改。一些实施例中，响应于在块或分区，更新到块或分区的基本上即刻引脚位置的尺寸或形状的变化。一些实施例中用户的基础上，逻辑层次结构，进一步的电压域，基于至少一个附加的属性类型，诸如功率域或时钟域，使得能够看到所述电路设计版图。

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