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1. 发明专利

JP2015537333A 表面粗さが異なる微細構成を有する製造物品有权
标题翻译：制造的表面粗糙度的制品具有不同的形貌
公开(公告)号：JP2015537333A
公开(公告)日：2015-12-24
申请号：JP2015535701
申请日：2013-09-26
申请人：ラムバス・デラウェア・リミテッド・ライアビリティ・カンパニーRambus Delaware Llc , ラムバス・デラウェア・リミテッド・ライアビリティ・カンパニーRambus Delaware Llc
发明人：スターキー，カート・アール , イーゼル，ロバート・エム , 史朝秀 , 史朝秀
IPC分类号： F21S2/00 , F21V8/00 , G02B5/00 , G02B6/00
CPC分类号： G02B6/0036 , G02B5/0221 , G02B6/0053 , G02B6/0058 , G02B6/0065
摘要：製造物品は、明確に規定された形状の第1(134)および第2(136)の微細構成を含む。いくつかの実施例では、製造物品は光ガイドまたは光方向変換フィルムであり、第2の微細構成は、第2の微細光学素子を含む鏡面反射的な光学経路を妨害するように構成された微細光学素子である。他の実施例では、製造物品は、光学基板を作る際に使用するためのパターニングツールである。光学基板の実施形態は、パターニングツールを用いた射出成形またはエンボスによって形成される。
摘要翻译：该制品包括第一明确限定的形状（134）和第二（136）的微细结构。在一些实施方案中，所述制品是一光导或光重新定向膜，所述第二形貌微细构造成与包含第二微小光学元件的镜面反射光路干涉它是光学元件。在另一个实施方案中，所述制品，用于制备光学基板使用图案化模具。光学基板的实施方式中，通过注射成型或使用图案化模具压印形成。

2. 发明专利

JP2014514688A Lighting assembly having an adjustable light output 审中-公开
标题翻译：空值
公开(公告)号：JP2014514688A
公开(公告)日：2014-06-19
申请号：JP2013558164
申请日：2012-03-15
申请人：ラムバス・デラウェア・リミテッド・ライアビリティ・カンパニーRambus Delaware Llc
发明人：パーカー，ジェフリー・アール , マッコラム，ティモシー・エイ , 史朝秀 , チトフ，アレクセイ , ハードキャッスル，イアン
IPC分类号： F21V14/02 , F21S2/00 , F21V3/04 , F21V5/00 , F21V8/00 , F21V14/06 , F21V29/00 , F21Y101/02 , F21Y105/00 , G02B6/00 , H01L33/00
CPC分类号： G02B6/0035 , F21K9/23 , F21K9/61 , F21K9/64 , F21V9/16 , F21V14/02 , F21Y2101/00 , F21Y2115/10 , G02B6/005 , G02B6/0058 , G02B6/0073 , G02B6/0076
摘要：点灯アセンブリは、全内部反射によって光がその間を伝搬する対向する主面、光入力端縁、および異なる光学特性であり少なくとも一方が主面の対応する一方と関連付けられる２つの光出力領域を有する光ガイドを含む。点灯アセンブリは、光入力端縁と隣接して配置される光源も含む。光が光ガイドから発せられ光出力領域どうしの間で選択的に配分されるように、光源および光ガイドを互いに対して可変に位置決めして、光が光ガイドに入力される光入力端縁上の位置を変更することができ、したがって点灯アセンブリから出力される光の特性は、光出力領域に関連付けられた光学特性と、光源および光ガイドの相対的な位置決めとに基づいて修正される。
摘要翻译：灯泡包括底座; 具有相对的主表面的光导，其中光通过全内反射传播，光输入边缘和具有不同光学特性的两个光输出区域，其中至少一个与相应的一个主表面相关联; 以及电耦合到所述基座并且位于所述光输入边缘附近的光源。光源和光导可相对于彼此可变地定位以改变光输入边缘上的位置，在该位置处光被输入到光导中，使得光从光输出区域上选择性地分配的光线发射，使得基于与光输出区域相关联的光学特性以及光源和光导的相对定位来改变来自灯泡的光输出的特性。

3. 发明专利

JP2012248877A Semiconductor package having low speed and high speed signal paths 审中-公开
标题翻译：具有低速和高速信号线的半导体封装
公开(公告)号：JP2012248877A
公开(公告)日：2012-12-13
申请号：JP2012178468
申请日：2012-08-10
申请人： Rambus Inc , ラムバス・インコーポレーテッド
发明人： LEE MIN , SAYEH KHALILI , MARREN DONALD R
IPC分类号： H01L23/12
CPC分类号： H01L23/4985 , H01L23/49833 , H01L23/66 , H01L24/45 , H01L24/48 , H01L24/49 , H01L24/73 , H01L2223/6688 , H01L2224/04042 , H01L2224/16225 , H01L2224/16235 , H01L2224/32225 , H01L2224/451 , H01L2224/45124 , H01L2224/45144 , H01L2224/48091 , H01L2224/48227 , H01L2224/49109 , H01L2224/73265 , H01L2924/00014 , H01L2924/01079 , H01L2924/07811 , H01L2924/14 , H01L2924/15311 , H01L2924/19107 , H01L2924/30107 , H01L2924/3011 , H01L2924/00012 , H01L2924/00 , H01L2224/05599
摘要： PROBLEM TO BE SOLVED: To provide a system and a method which relate to a semiconductor device and separately perform routing for high speed signals and low speed signals between a semiconductor and a mother board.SOLUTION: A semiconductor package 100 includes two electric contacts 118 connecting with both sides of a substrate 104 and a semiconductor device 102. The substrate defines at least one via 116 which at least partially penetrates through the substrate and extends. The semiconductor device includes a semiconductor low speed interface 133 electrically connecting with one of the electric contacts through the via and a semiconductor high speed interface 131 electrically connecting with a flexible tape. The flexible tape electrically connects with the other electric contact.
摘要翻译：要解决的问题：提供一种与半导体器件有关的系统和方法，并分别对半导体和母板之间的高速信号和低速信号进行路由选择。解决方案：半导体封装100包括与衬底104和半导体器件102的两侧连接的两个电触头118.衬底限定至少一个至少部分地穿透衬底并延伸的通孔116。半导体器件包括半导体低速接口133，其通过通孔与电触点之一电连接，以及半导体高速接口131，其与柔性带电连接。柔性带与另一个电接点电连接。版权所有（C）2013，JPO＆INPIT

4. 发明专利

JP2011204254A Adaptive-allocation of i/o bandwidth using configurable interconnect topology 审中-公开
标题翻译：使用可配置的互连拓扑进行自适应I / O带宽分配
公开(公告)号：JP2011204254A
公开(公告)日：2011-10-13
申请号：JP2011116969
申请日：2011-05-25
申请人： Rambus Inc , ラムバス・インコーポレーテッド
发明人： CHING MICHAEL , WOO STEVEN C
IPC分类号： G06F13/38 , G06F3/00 , G06F13/40 , H04L5/14 , H04L5/18 , H04L25/02
CPC分类号： G06F13/4072 , H04L5/14 , H04L5/143 , H04L5/18 , H04L25/0272 , H04L25/0294 , Y02D10/14 , Y02D10/151
摘要： PROBLEM TO BE SOLVED: To provide an apparatus and a method that allocate I/O bandwidth of an electrical component, such as an IC, by configuring an I/O interface into various types of interfaces.SOLUTION: An I/O interface is configured into either a bidirectional contact, unidirectional contact or a maintenance contact used in a maintenance or calibration mode of operation. The I/O interface is periodically reconfigured to optimally allocate I/O bandwidth responsive to system parameters, such as changing data workloads in the electronic components. System parameters include: the number of transmit-receive bus turnarounds; the number of transmit and/or receive data packets; user selectable setting; the number of transmit and/or receive commands; direct requests from one or more electronic components; the number of queued transactions in one or more electronic components; transmit burst-length setting; and duration or cycle count of bus commands.
摘要翻译：要解决的问题：提供通过将I / O接口配置成各种类型的接口来分配诸如IC的电气部件的I / O带宽的装置和方法。解决方案：配置I / O接口进入维护或校准操作模式中使用的双向触点，单向触点或维护触点。周期性地重新配置I / O接口，以响应于系统参数（例如改变电子组件中的数据工作负载）来最佳地分配I / O带宽。系统参数包括：发送接收总线周转数; 发送和/或接收数据包的数量; 用户可选设置; 发送和/或接收命令的数量; 来自一个或多个电子部件的直接请求; 在一个或多个电子组件中排队交易的数量; 发送突发长度设置; 以及总线命令的持续时间或周期数。

5. 发明专利

JP2011146063A Integrated circuit with bimodal data strobe 有权
标题翻译：集成电路与双向数据结构
公开(公告)号：JP2011146063A
公开(公告)日：2011-07-28
申请号：JP2011050556
申请日：2011-03-08
申请人： Rambus Inc , ラムバス・インコーポレーテッド
发明人： HAMPEL CRAIG E
IPC分类号： G06F12/00 , G06F13/16 , G11C11/401 , G11C11/407
CPC分类号： G06F13/1694 , G06F13/1689
摘要： PROBLEM TO BE SOLVED: To modify a data strobe which allows corresponding to a system that runs faster. SOLUTION: Memory devices 130/440/450-1 to 130/440/450-8 have two operating modes. In a first mode the data strobes, 170-1 to 170-8 are source synchronous and are driven by the memory devices when data is being transmitted. In a second mode, the data strobes are not driven by the memory devices. In this mode, the data strobe signals 170-1 to 170-8 are used as a free running clock for sampling write data. Capture of the data read by a controller 110/425 is timed by the controller 110/425, by using a calibrated internal timing reference from a system clock. COPYRIGHT: (C)2011,JPO&INPIT
摘要翻译：要解决的问题：修改允许对应于运行更快的系统的数据选通。
解决方案：存储器件130/440 / 450-1至130/440 / 450-8具有两种工作模式。在第一模式中，数据选通信号170-1至170-8是源同步的，并且当数据被发送时由存储器件驱动。在第二模式中，数据选通不由存储器件驱动。在该模式中，数据选通信号170-1至170-8用作用于对写入数据进行采样的自由运行时钟。由控制器110/425读取的数据的捕获由控制器110/425通过使用来自系统时钟的经校准的内部定时参考来定时。版权所有（C）2011，JPO＆INPIT

6. 发明专利

JP2008305537A Apparatus and method for device timing compensation 有权
标题翻译：装置定时补偿的装置和方法
公开(公告)号：JP2008305537A
公开(公告)日：2008-12-18
申请号：JP2008154645
申请日：2008-06-12
申请人： Rambus Inc , ラムバス・インコーポレーテッド
发明人： WARE FREDERICK A , BARTH RICHARD M , STARK DONALD C , HAMPEL CRAIG E , TSERN ELY K , ABHYANKAR ABHIJIT M
IPC分类号： G11C11/407 , G06F12/00 , G06F13/42 , G11C7/10 , G11C7/22 , G11C11/401 , G11C11/4076
CPC分类号： G11C7/1072 , G11C7/22
摘要： PROBLEM TO BE SOLVED: To provide an apparatus and a method for compensating timing of a memory device. SOLUTION: An electronic device with device timing constraints includes a set of connections coupled to an interconnect structure that carries row and column commands. A memory core stores data. A memory interface is connected to the set of connections and the memory core. The memory interface includes circuitry for generating memory core timing signals in accordance with the row commands and the column commands. The memory core timing signals have timing constraints to insure correct memory core operation. The memory interface circuitry includes individual delay components for adjusting the timing of selected timing signals of the memory core timing signals. COPYRIGHT: (C)2009,JPO&INPIT
摘要翻译：要解决的问题：提供一种用于补偿存储器件的定时的装置和方法。解决方案：具有设备时序约束的电子设备包括耦合到承载行和列命令的互连结构的一组连接。内存核心存储数据。存储器接口连接到该组连接和存储器核心。存储器接口包括根据行命令和列命令产生存储器核心定时信号的电路。存储器核心定时信号具有时序约束，以确保正确的存储器核心操作。存储器接口电路包括用于调整存储器核心定时信号的所选定时信号的定时的各个延迟部件。版权所有（C）2009，JPO＆INPIT

7. 发明专利

JP2014508387A Lighting assembly having an adjustable light output 审中-公开
公开(公告)号：JP2014508387A
公开(公告)日：2014-04-03
申请号：JP2013558162
申请日：2012-03-15
申请人：ラムバス・デラウェア・リミテッド・ライアビリティ・カンパニーRambus Delaware Llc
发明人：パーカー，ジェフリー・アール , マッコラム，ティモシー・エイ , 史朝秀 , チトフ，アレクセイ , ハードキャッスル，イアン
IPC分类号： F21S2/00 , F21Y101/02
CPC分类号： G02B6/0058 , G02B6/0035 , G02B6/005
摘要：点灯アセンブリは、全内部反射によって光を伝搬し、その主面上に光出力領域を有する光ガイドを含む。点灯アセンブリは、主面が光ガイドの主面に並置されかつ一致する光学アジャスタも含む。光学アジャスタは第１の領域および第２の領域を有し、第１の領域は光修正特性を有する。光出力領域から発せられた光を第１の領域と第２の領域との間で選択的に配分するように、光学アジャスタおよび光出力領域を互いに対して可変に位置決めすることができる。このように、第１の領域に配分された光は光修正特性によって修正され、したがって点灯アセンブリから出力される光は、光学アジャスタと光ガイドとの相対的な位置決めに基づいて修正される。

8. 发明专利

JP2013080455A Sharing check bit memory device between groups of memory devices 审中-公开
标题翻译：共享检查记忆设备组之间的位记忆设备
公开(公告)号：JP2013080455A
公开(公告)日：2013-05-02
申请号：JP2012180750
申请日：2012-08-17
申请人： Rambus Inc , ラムバス・インコーポレーテッド
发明人： THOMAS GIOVANNINI , IAN SHAEFFER
IPC分类号： G06F12/16
CPC分类号： G06F11/1044 , H03M13/09
摘要： PROBLEM TO BE SOLVED: To share a check bit memory device between groups of memory devices.SOLUTION: A memory system that supports error detection and correction (EDC) coverage. The memory system includes: a memory module with at least two groups of memory devices that store data and another memory device that stores error checking information (e.g., Error Correcting Code) for both groups of memory devices. The memory module also includes a memory buffer that determines an address for accessing the error checking information on the basis of whether data is transferred with the first group of memory devices or the second group of memory devices. Alternatively, the memory controller may determine the address for accessing the error checking information to reduce or eliminate the need for the memory buffer.
摘要翻译：要解决的问题：在存储器件组之间共享校验位存储器件。解决方案：支持错误检测和纠正（EDC）覆盖的内存系统。存储器系统包括：具有存储数据的至少两组存储器件的存储器模块和存储两组存储器件的错误检查信息（例如，错误校正代码）的另一存储器件。存储器模块还包括存储器缓冲器，其基于是否利用第一组存储器件或第二组存储器件传送数据来确定用于访问错误检查信息的地址。或者，存储器控制器可以确定用于访问错误检查信息的地址以减少或消除对存储器缓冲器的需要。版权所有（C）2013，JPO＆INPIT

9. 发明专利

JP2008135063A Method and apparatus for coordinating memory operation among diversely-located memory components 有权
标题翻译：用于协调存储器操作的方法和装置在多个位置的存储器组件
公开(公告)号：JP2008135063A
公开(公告)日：2008-06-12
申请号：JP2008027488
申请日：2008-02-07
申请人： Rambus Inc , ラムバス・インコーポレーテッド
发明人： WARE FREDERICK A , TSERN ELY K , PEREGO RICHARD E , HAMPEL CRAIG E
IPC分类号： G06F12/00 , G06F13/16 , G06F13/40 , G06F13/42 , G11C8/00 , G11C11/401 , G11C29/00 , G11C29/02
CPC分类号： G11C11/4076 , G06F1/06 , G06F1/105 , G06F1/12 , G06F3/0604 , G06F3/0658 , G06F3/0673 , G06F13/1684 , G06F13/1689 , G06F13/1694 , G06F13/4086 , G11C5/063 , G11C7/04 , G11C7/1051 , G11C7/1072 , G11C7/1078 , G11C7/22 , G11C7/222 , G11C8/18 , G11C11/409 , G11C11/4096 , G11C29/02 , G11C29/022 , G11C29/023 , G11C29/028 , G11C29/50008 , G11C29/50012
摘要： PROBLEM TO BE SOLVED: To provide a method and an apparatus for coordinating memory operation among diversely-located memory components. SOLUTION: Wave-pipelining is implemented for an address bus coupled to a plurality of memory components. The plurality of memory components are configured according to coordinates relating to address bus propagation delay and data bus propagation delay. A timing signal for duplicating propagation delay of signals associated with an address signal and/or a control signal is used to coordinate of the memory operations. COPYRIGHT: (C)2008,JPO&INPIT

10. 发明专利

JP2003203008A SEMICONDUCTOR MEMORY DEVICE 审中-公开
公开(公告)号：JP2003203008A
公开(公告)日：2003-07-18
申请号：JP2003026111
申请日：2003-02-03
申请人： RAMBUS INC
发明人： FARMWALD MICHAEL , HOROWITZ MARK
IPC分类号： G06F1/10 , G06F11/00 , G06F11/10 , G06F12/00 , G06F12/02 , G06F12/06 , G06F13/16 , G06F13/376 , G11C5/00 , G11C5/06 , G11C7/10 , G11C7/22 , G11C8/00 , G11C11/401 , G11C11/407 , G11C11/4076 , G11C11/409 , G11C11/4096 , G11C29/00
摘要： PROBLEM TO BE SOLVED: To provide a method of operating a memory device so as to read and write data at a high speed using a bus of a small band width. SOLUTION: To the bus connected with memory devices (slave devices) such as DRAM, SRAM, and ROM, master devices (CPU, direct memory access (DMA), etc.), are connected. The bus includes a plurality (number smaller than number of bits within one address) of bus lines to transmit almost all of necessary address, data, and control information to the memory device. The master device transmits a control signal, and the slave device responds to the control signal. To start bus transfer to the bus, the master device delivers a request packet (Fig. 4) of a series of continuous bites including the addresses and control information. The request packet is received in synchronization with an outside clock. The control information includes block size information specifying the amount of data to be inputted (or outputted). COPYRIGHT: (C)2003,JPO

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