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    • 1. 发明授权
      US5627991A Cache memory having a multiplexor assembly for ordering output on a data chunk basis 失效
    • Cache memory having a multiplexor assembly for ordering output on a data chunk basis
    • 具有用于以数据块为基础排序输出的多路复用器组件的高速缓存存储器
    • US5627991A
    • 1997-05-06
    • US600466
    • 1996-02-12
    • R. Kenneth Hose, Jr. , Jeffrey L. Miller , David P. DiMarco
    • R. Kenneth Hose, Jr. , Jeffrey L. Miller , David P. DiMarco
    • G06F12/08
    • G06F12/0879
    • A CPU is coupled to the cache memory over a system bus having a width of 64 data bits. The cache memory is organized into a left array and a right array, with data bits stored as lines of data wherein each line is comprised of 256 data bits defined into four data "chunks" of 64 bits each. Each memory read access by the CPU to the cache results in a complete line of data to be read in the cache. The chunks comprising the line of data are coupled over an internal cache bus to a "chunk" multiplexor. The chunk multiplexor stages the data chunks in an order defined by the CPU, and sequentially send the data chunks over the system bus to the CPU. The chunks are organized as high and low order chunks. The multiplexor includes a first multiplexor for receiving the high order chunks and a second multiplexor for receiving the low order chunks. Latches are provided which are coupled to the first and second multiplexors to receive the high order chunks upon the receipt of a first clock signal, and the low order chunks upon the receipt of a second clock signal. Enabling signals are provided to the latches such that the high order and low order chunks are coupled to the system bus in a sequential order which is determined by the CPU.
    • CPU通过具有64个数据位的宽度的系统总线耦合到高速缓冲存储器。 高速缓冲存储器被组织成左阵列和右阵列，数据位存储为数据行，其中每行由256个数据位组成，每个数据位被定义为每个64位的四个数据“块”。 CPU对缓存的每个存储器读取访问将导致要在缓存中读取的完整数据行。 包括数据线的块通过内部高速缓存总线耦合到“块”多路复用器。 块多路复用器按照CPU定义的顺序对数据块进行分级，并将系统总线上的数据块顺序发送到CPU。 大块组织为高低级组块。 多路复用器包括用于接收高阶块的第一多路复用器和用于接收低阶块的第二多路复用器。 提供锁存器，其耦合到第一和第二多路复用器，以在接收到第一时钟信号时接收高阶块，并且在接收到第二时钟信号时接收低阶块。 启用信号被提供给锁存器，使得高阶和低阶块以由CPU确定的顺序顺序耦合到系统总线。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 2. 发明授权
      US5555529A Power saving architecture for a cache memory 失效
    • Power saving architecture for a cache memory
    • 高速缓存存储器的省电架构
    • US5555529A
    • 1996-09-10
    • US542514
    • 1995-10-13
    • R. Kenneth Hose, Jr. , David P. DiMarco
    • R. Kenneth Hose, Jr. , David P. DiMarco
    • G11C5/02 , G11C11/413 , G11C7/00 , G11C8/00
    • G11C5/025 , G11C11/413
    • An improved cache memory architecture is disclosed, having particular application in a cache having static random access memory (RAM). In a typical static RAM memory utilized as a cache, the cache has the requirement that it must access many more bits than is required for selection. A single wordline of the RAM may span an entire memory array, and the activation of the entire wordline results in many more bitlines activated than will actually be selected by the Y decoder. As a result, power is wasted. The present invention provides a cache memory in which even and odd columns are segregated, wherein the even addressed columns may be placed in a first set (0) and the odd addressed columns in a second set (1). The wordline decode includes two wordlines per row rather than the typical single wordline in prior art systems. The first wordline corresponds to the "even" wordline, and the second wordline corresponds to the "odd" wordline (set 1). Only one wordline is activated at any time to save power. The wordline decoder of the present invention utilizes an address bit (for example, the low order bit) to select either the driver for the columns corresponding to the even wordline or to the odd wordline. Although the present invention requires additional drivers, only one driver is activated at any one time. It has been found that the architecture of the present invention provides a total power savings in a read operation approaching fifty percent.
    • 公开了一种改进的高速缓存存储器架构，其具有在具有静态随机存取存储器（RAM）的高速缓存中的特定应用。 在用作高速缓存的典型静态RAM存储器中，高速缓存具有必须访问比选择所需的更多位的要求。 RAM的单个字线可以跨越整个存储器阵列，并且整个字线的激活导致比实际由Y解码器选择的激活的更多的位线。 结果是浪费了电力。 本发明提供了一种高速缓冲存储器，其中偶数和奇数列被隔离，其中偶数寻址列可以被放置在第一组（0）中，并且第二组（1）中的奇数寻址列。 字线解码包括每行两个字线，而不是现有技术系统中的典型单字线。 第一个字线对应于“偶数”字线，第二个字线对应于“奇数”字线（集合1）。 随时激活一个字线以节省电量。 本发明的字线解码器利用地址位（例如，低位）来选择与偶数字线或奇数字线对应的列的驱动器。 虽然本发明需要额外的驱动程序，但是在任何一个时刻只有一个驱动器被激活。 已经发现，本发明的架构提供了接近百分之五的读取操作的总功率节省。
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    • 5. 发明授权
      US5706485A Method and apparatus for synchronizing clock signals in a multiple die circuit including a stop clock feature 失效
    • Method and apparatus for synchronizing clock signals in a multiple die circuit including a stop clock feature
    • 用于在包括停止时钟特征的多芯片电路中同步时钟信号的方法和装置
    • US5706485A
    • 1998-01-06
    • US536195
    • 1995-09-29
    • Javed Barkatullah , R. Kenneth Hose, Jr.
    • Javed Barkatullah , R. Kenneth Hose, Jr.
    • G06F1/10 , H03K5/15 , H03L7/00 , H03K5/14
    • G06F1/10 , H03K5/15066 , H03L7/00
    • A circuit contains a microprocessor die, containing a microprocessor, and a cache memory die, containing a cache memory, for operation in conjunction with the microprocessor. A microprocessor clock and a cache memory clock are generated for operation of the microprocessor and the cache memory, respectively. The microprocessor and cache memory clocks are generated on the microprocessor die, and the cache memory clock is transmitted to the cache memory die. In order to transmit data between the microprocessor die and the cache memory die, clock cycles are designated. The microprocessor clock and the cache memory clock are synchronized to the clock cycles including compensation for the propagation delay between the two dies. The microprocessor includes a stop clock function which halts the cache memory clock and the microprocessor clock on the same clock cycle so that data integrity, in both the microprocessor and cache memory, are maintained. In order to provide functional operation over a range of clock cycle frequencies, the data, from cache memory die, becomes valid on the falling edge of the cache clock signal, and is subsequently sampled, in the same clock cycle, on the rising edge of the microprocessor clock.
    • 电路包含微处理器管芯，其中包含微处理器和高速缓冲存储器管芯，其包含用于与微处理器结合操作的高速缓冲存储器。 生成微处理器时钟和高速缓冲存储器时钟用于微处理器和高速缓冲存储器的操作。 微处理器和高速缓冲存储器时钟在微处理器管芯上产生，高速缓存存储器时钟被传送到高速缓存存储器管芯。 为了在微处理器管芯和高速缓冲存储器管芯之间传送数据，指定时钟周期。 微处理器时钟和高速缓冲存储器时钟与时钟周期同步，包括两个管芯之间的传播延迟的补偿。 微处理器包括停止时钟功能，该功能在相同的时钟周期中停止高速缓冲存储器时钟和微处理器时钟，从而保持微处理器和高速缓存中的数据完整性。 为了在一系列时钟周期频率上提供功能操作，来自高速缓存存储器管芯的数据在高速缓存时钟信号的下降沿变为有效，随后在相同的时钟周期中在 微处理器时钟。
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