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    • 1. 发明授权
      US08171440B2 Timing analyzing apparatus, timing analyzing method and program thereof 有权
    • Timing analyzing apparatus, timing analyzing method and program thereof
    • 定时分析装置，时序分析方法及程序
    • US08171440B2
    • 2012-05-01
    • US12537133
    • 2009-08-06
    • Koji Kanno
    • Koji Kanno
    • G06F17/50
    • G06F17/5031 , G06F2217/62
    • A timing analyzing apparatus according to an exemplary aspect of the invention includes, a storage apparatus which stores a global clock list including information on clock paths inside and outside a partial area of an electronic circuit, and a post layout processing area netlist which is a netlist of the partial area after layout processing of circuits therein is executed; and a timing analyzing unit which calculates the clock skew between two points on the circuits in the partial area, neglecting the clock delay of a common part outside thereof of two clock paths from the clock source, located outside thereof in the electronic circuit, to the two points (CRPR calculation), to judge whether the delay of a clock path and a signal path of the electronic circuit satisfies timing constraints using the calculated clock skew.
    • 根据本发明的示例性方面的定时分析装置包括：存储装置，其存储包括关于电子电路的局部区域内外的时钟路径的信息的全局时钟列表以及作为网表的后布局处理区域网表 执行电路布局处理后的部分区域; 以及定时分析单元，其计算部分区域中的电路上的两点之间的时钟偏移，忽略位于电子电路外部的来自时钟源的两个时钟路径外部的公共部分的时钟延迟到 两个点（CRPR计算），以便使用所计算的时钟偏差来判断时钟路径的延迟和电子电路的信号路径是否满足时序约束。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 2. 发明授权
      US08788255B2 Delay analysis processing of semiconductor integrated circuit 有权
    • Delay analysis processing of semiconductor integrated circuit
    • 半导体集成电路的延迟分析处理
    • US08788255B2
    • 2014-07-22
    • US12859722
    • 2010-08-19
    • Koji Kanno
    • Koji Kanno
    • G06F17/50
    • G06F17/5031 , G06F2217/62 , G06F2217/84
    • A delay analysis device composed of a storage device and a data processing device analyzes a chip fabricating a semiconductor integrated circuit. Delay calculation is performed via an RC simulation with reference to a layout-implemented macro net list, macro layout data, and a cell timing library, thus producing macro delay information. An initial stage of a macro is annotated by the global clock path delay information including the edge information so as to produce a global clock delay-annotated macro net list, which is then converted into a macro delay-annotated net list. Based on the macro delay-annotated net list and timing constraint, the delay analysis device calculates delay times of signal paths and clock paths as well as clock skews with a high precision. It checks whether or not the relationship between the delay times of signal paths and clock paths meets the timing constraint, thus producing delay analysis information.
    • 由存储装置和数据处理装置构成的延迟分析装置分析制造半导体集成电路的芯片。 延迟计算通过参考布局实现的宏网表，宏布局数据和单元定时库的RC模拟进行，从而产生宏延迟信息。 宏的初始阶段由包括边缘信息的全局时钟路径延迟信息注释，以产生全局时钟延迟注释宏网络列表，然后将其转换为宏延迟注释的网络列表。 基于宏延迟注释的网络列表和时序约束，延迟分析设备以高精度计算信号路径和时钟路径的延迟时间以及时钟偏移。 它检查信号路径和时钟路径的延迟时间之间的关系是否满足时序约束，从而产生延迟分析信息。
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    • 3. 发明申请
      US20110046937A1 DELAY ANALYSIS PROCESSING OF SEMICONDUCTOR INTEGRATED CIRCUIT 有权
    • DELAY ANALYSIS PROCESSING OF SEMICONDUCTOR INTEGRATED CIRCUIT
    • 半导体集成电路的延迟分析处理
    • US20110046937A1
    • 2011-02-24
    • US12859722
    • 2010-08-19
    • KOJI KANNO
    • KOJI KANNO
    • G06F17/50
    • G06F17/5031 , G06F2217/62 , G06F2217/84
    • A delay analysis device composed of a storage device and a data processing device analyzes a chip fabricating a semiconductor integrated circuit. Delay calculation is performed via an RC simulation with reference to a layout-implemented macro net list, macro layout data, and a cell timing library, thus producing macro delay information. An initial stage of a macro is annotated by the global clock path delay information including the edge information so as to produce a global clock delay-annotated macro net list, which is then converted into a macro delay-annotated net list. Based on the macro delay-annotated net list and timing constraint, the delay analysis device calculates delay times of signal paths and clock paths as well as clock skews with a high precision. It checks whether or not the relationship between the delay times of signal paths and clock paths meets the timing constraint, thus producing delay analysis information.
    • 由存储装置和数据处理装置构成的延迟分析装置分析制造半导体集成电路的芯片。 延迟计算通过参考布局实现的宏网表，宏布局数据和单元定时库的RC模拟进行，从而产生宏延迟信息。 宏的初始阶段由包括边缘信息的全局时钟路径延迟信息注释，以产生全局时钟延迟注释宏网络列表，然后将其转换为宏延迟注释的网络列表。 基于宏延迟注释的网络列表和时序约束，延迟分析设备以高精度计算信号路径和时钟路径的延迟时间以及时钟偏移。 它检查信号路径和时钟路径的延迟时间之间的关系是否满足时序约束，从而产生延迟分析信息。
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    • 7. 发明申请
      US20100050141A1 TIMING ANALYZING APPARATUS, TIMING ANALYZING METHOD AND PROGRAM THEREOF 有权
    • TIMING ANALYZING APPARATUS, TIMING ANALYZING METHOD AND PROGRAM THEREOF
    • 时序分析装置，时序分析方法及其程序
    • US20100050141A1
    • 2010-02-25
    • US12537133
    • 2009-08-06
    • KOJI KANNO
    • KOJI KANNO
    • G06F17/50
    • G06F17/5031 , G06F2217/62
    • A timing analyzing apparatus according to an exemplary aspect of the invention includes, a storage apparatus which stores a global clock list including information on clock paths inside and outside a partial area of an electronic circuit, and a post layout processing area netlist which is a netlist of the partial area after layout processing of circuits therein is executed; and a timing analyzing unit which calculates the clock skew between two points on the circuits in the partial area, neglecting the clock delay of a common part outside thereof of two clock paths from the clock source, located outside thereof in the electronic circuit, to the two points (CRPR calculation), to judge whether the delay of a clock path and a signal path of the electronic circuit satisfies timing constraints using the calculated clock skew.
    • 根据本发明的示例性方面的定时分析装置包括：存储装置，其存储包括关于电子电路的局部区域内外的时钟路径的信息的全局时钟列表以及作为网表的后布局处理区域网表 执行电路布局处理后的部分区域; 以及定时分析单元，其计算部分区域中的电路上的两点之间的时钟偏移，忽略位于电子电路外部的来自时钟源的两个时钟路径外部的公共部分的时钟延迟到 两个点（CRPR计算），以便使用所计算的时钟偏差来判断时钟路径的延迟和电子电路的信号路径是否满足时序约束。
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