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    • 6. 发明授权
      US07952912B2 Static random access memory cell and devices using same 有权
    • Static random access memory cell and devices using same
    • 静态随机存取存储单元和使用相同的器件
    • US07952912B2
    • 2011-05-31
    • US12134352
    • 2008-06-06
    • Jaydeep P. Kulkarni , Kaushik Roy
    • Jaydeep P. Kulkarni , Kaushik Roy
    • G11C11/00
    • G11C11/412 , G11C11/413
    • A bit-cell may include a pair of cross-coupled inverters, a left bit-line, a right bit-line, a word-line and a write-line. The left bit-line may be coupled to a left inverter of the cross-coupled inverters via a left word-line transistor and a left write-line transistor. The right bit-line may be coupled to a right inverter of the cross-coupled inverters via a right word-line transistor and a right write-line transistor. The word-line may be coupled to the gates of the left and right word-line transistors and the write-line may be coupled to the gates of the left and right write-line transistors. A memory device may include a controller, an array of such bit-cells and a differential sensing buffers. Further, a computing device may include a processor and a memory device having the above bit-cells.
    • 位单元可以包括一对交叉耦合的反相器，左位线，右位线，字线和写入线。 左位线可以经由左字线晶体管和左写线晶体管耦合到交叉耦合的反相器的左反相器。 右位线可以经由右字线晶体管和右写线晶体管耦合到交叉耦合的反相器的右反相器。 字线可以耦合到左和右字线晶体管的栅极，并且写线可以耦合到左和右写入线晶体管的栅极。 存储器件可以包括控制器，这样的位单元的阵列和差分感测缓冲器。 此外，计算设备可以包括具有上述位单元的处理器和存储器件。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 8. 发明申请
      US20090303775A1 Static random access memory cell and devices using same 有权
    • Static random access memory cell and devices using same
    • 静态随机存取存储单元和使用相同的器件
    • US20090303775A1
    • 2009-12-10
    • US12134352
    • 2008-06-06
    • Jaydeep P. Kulkarni , Kaushik Roy
    • Jaydeep P. Kulkarni , Kaushik Roy
    • G11C11/00 , G11C7/00
    • G11C11/412 , G11C11/413
    • A bit-cell may include a pair of cross-coupled inverters, a left bit-line, a right bit-line, a word-line and a write-line. The left bit-line may be coupled to a left inverter of the cross-coupled inverters via a left word-line transistor and a left write-line transistor. The right bit-line may be coupled to a right inverter of the cross-coupled inverters via a right word-line transistor and a right write-line transistor. The word-line may be coupled to the gates of the left and right word-line transistors and the write-line may be coupled to the gates of the left and right write-line transistors. A memory device may include a controller, an array of such bit-cells and a differential sensing buffers. Further, a computing device may include a processor and a memory device having the above bit-cells.
    • 位单元可以包括一对交叉耦合的反相器，左位线，右位线，字线和写入线。 左位线可以经由左字线晶体管和左写线晶体管耦合到交叉耦合的反相器的左反相器。 右位线可以经由右字线晶体管和右写线晶体管耦合到交叉耦合的反相器的右反相器。 字线可以耦合到左和右字线晶体管的栅极，并且写线可以耦合到左和右写入线晶体管的栅极。 存储器件可以包括控制器，这样的位单元的阵列和差分感测缓冲器。 此外，计算设备可以包括具有上述位单元的处理器和存储器件。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 9. 发明授权
      US07319343B2 Low power scan design and delay fault testing technique using first level supply gating 失效
    • Low power scan design and delay fault testing technique using first level supply gating
    • 低功耗扫描设计和延时故障测试技术采用一级电源门控
    • US07319343B2
    • 2008-01-15
    • US11099386
    • 2005-04-05
    • Swarup Bhunia , Hamid Mahmoodi , Arijit Raychowhury , Saibal Mukhopadhyay , Kaushik Roy
    • Swarup Bhunia , Hamid Mahmoodi , Arijit Raychowhury , Saibal Mukhopadhyay , Kaushik Roy
    • H03K19/173 , G01R31/28
    • G01R31/31858
    • A circuit includes an input block and a combinational logic block. The input block has reconfigurable latches that are connected serially during testing times such that an output of one of the latches is connected to an input of a successive latch. The latches are directly connected to first level gates of the combinational logic block. The combinational logic block contains switches that prevent the propagation of signals through the combinational logic block during testing times other than when a desired vector is loaded into the latches. The switches disconnect the power and/or ground from the first level gates. The switches further connect the outputs of the first level gates to power or ground, depending on the type of transistors used in the first level gates. The switches alternatively delay the output through a pair of inverters and resupply the output to itself if refreshing the output is desired.
    • 电路包括输入块和组合逻辑块。 输入块具有可重新配置的锁存器，其在测试时间期间串行连接，使得一个锁存器的输出连接到连续锁存器的输入端。 锁存器直接连接到组合逻辑块的第一级门。 组合逻辑块包含开关，其防止在测试期间通过组合逻辑块传播信号，而不是当期望的矢量被加载到锁存器时。 开关从第一级门断开电源和/或接地。 这些开关根据第一级门中使用的晶体管的类型进一步将第一电平门的输出连接到电源或接地。 交换机通过一对逆变器交替地延迟输出，并且如果需要刷新输出，则将输出再供给到其自身。
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