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1. 发明授权

US06532524B1 Port prioritization scheme 有权
标题翻译：港口优先排序方案
公开(公告)号：US06532524B1
公开(公告)日：2003-03-11
申请号：US09538822
申请日：2000-03-30
申请人： Junfei Fan , Jeffery Scott Hunt
发明人： Junfei Fan , Jeffery Scott Hunt
IPC分类号： G06F1214
CPC分类号： G06F13/1605
摘要： An apparatus comprising a first compare circuit, a second compare circuit and a memory. The first compare circuit may be configured to present a first match signal in response to a first address and a second address. The second compare circuit may be configured to present a second match signal in response to the first match signal, a first write enable signal and a second write enable signal. The memory may also be configured to present the first and second write enable signals. In one example, the memory may be configured to store and retrieve data with zero waiting cycles in response to the second match signal.
摘要翻译：一种包括第一比较电路，第二比较电路和存储器的装置。第一比较电路可以被配置为响应于第一地址和第二地址呈现第一匹配信号。第二比较电路可以被配置为响应于第一匹配信号，第一写使能信号和第二写使能信号来呈现第二匹配信号。存储器还可以被配置为呈现第一和第二写使能信号。在一个示例中，存储器可以被配置为响应于第二匹配信号而以零等待周期存储和检索数据。

2. 发明授权

US06473357B1 Bitline/dataline short scheme to improve fall-through timing in a multi-port memory 有权
标题翻译：位线/数据线短路方案，以改善多端口内存中的跌倒时序
公开(公告)号：US06473357B1
公开(公告)日：2002-10-29
申请号：US09675895
申请日：2000-09-29
申请人： Junfei Fan , Jeffery Scott Hunt , Daniel E. Cress
发明人： Junfei Fan , Jeffery Scott Hunt , Daniel E. Cress
IPC分类号： G11C800
CPC分类号： G11C8/16
摘要： An apparatus comprising a memory array having a first port and a one or more other ports and a control circuit configured to couple (i) a bitline of the first port to a corresponding bitline of the one or more other ports and (ii) a dataline of the first port to a corresponding dataline of the one or more other ports in response to the first port and the one or more other ports accessing a common address.
摘要翻译：一种装置，包括具有第一端口和一个或多个其它端口的存储器阵列，以及控制电路，其被配置为将（i）第一端口的位线耦合到所述一个或多个其他端口的对应位线，以及（ii）数据线的所述第一端口响应于所述第一端口和所述一个或多个其他端口访问公共地址而发送到所述一个或多个其他端口的相应数据库。

3. 发明授权

US06813741B1 Address counter test mode for memory device 失效
标题翻译：存储设备的地址计数器测试模式
公开(公告)号：US06813741B1
公开(公告)日：2004-11-02
申请号：US09573767
申请日：2000-05-18
申请人： George M. Ansel , David R. Lindley , Jeffrey W. Gossett , Junfei Fan , Andrew L. Hawkins , Michael D. Carlson
发明人： George M. Ansel , David R. Lindley , Jeffrey W. Gossett , Junfei Fan , Andrew L. Hawkins , Michael D. Carlson
IPC分类号： G06F1100
CPC分类号： G11C29/20 , G11C8/04 , G11C2029/3602
摘要： A memory having a circuit including a built-in address counter with a test mode. The address counter may be used to generate the memory array addressing for the different array test patterns. The circuit may comprise a logic circuit and a counter circuit. The logic circuit may be configured to generate one or more control signals in response to one or more control inputs. The counter circuit may be configured to generate a first counter output and a second counter output in response to (i) the control outputs and (ii) one or more inputs. The counter may comprise a first portion configured to generate the first counter output and a second portion configured to generate the second counter output.
摘要翻译：具有包括具有测试模式的内置地址计数器的电路的存储器。地址计数器可用于为不同的阵列测试模式生成存储器阵列寻址。电路可以包括逻辑电路和计数器电路。逻辑电路可以被配置为响应于一个或多个控制输入而产生一个或多个控制信号。计数器电路可以被配置为响应于（i）控制输出和（ii）一个或多个输入而产生第一计数器输出和第二计数器输出。计数器可以包括被配置为产生第一计数器输出的第一部分和被配置为产生第二计数器输出的第二部分。

4. 发明授权

US06078637A Address counter test mode for memory device 失效
标题翻译：存储设备的地址计数器测试模式
公开(公告)号：US06078637A
公开(公告)日：2000-06-20
申请号：US106500
申请日：1998-06-29
申请人： George M. Ansel , David R. Lindley , Jeffrey W. Gossett , Junfei Fan , Andrew L. Hawkins , Michael D. Carlson
发明人： George M. Ansel , David R. Lindley , Jeffrey W. Gossett , Junfei Fan , Andrew L. Hawkins , Michael D. Carlson
IPC分类号： G11C8/04 , G11C29/20 , G06M3/00
CPC分类号： G11C29/20 , G11C8/04 , G11C2029/3602
摘要： A memory having a circuit including a built-in address counter with a test mode. The address counter may be used to generate the memory array addressing for the different array test patterns. The circuit may comprise a logic circuit and a counter circuit. The logic circuit may be configured to generate one or more control signals in response to one or more control inputs. The counter circuit may be configured to generate a first counter output and a second counter output in response to (i) the control outputs and (ii) one or more inputs. The counter may comprise a first portion configured to generate the first counter output and a second portion configured to generate the second counter output.
摘要翻译：具有包括具有测试模式的内置地址计数器的电路的存储器。地址计数器可用于为不同的阵列测试模式生成存储器阵列寻址。电路可以包括逻辑电路和计数器电路。逻辑电路可以被配置为响应于一个或多个控制输入而产生一个或多个控制信号。计数器电路可以被配置为响应于（i）控制输出和（ii）一个或多个输入而产生第一计数器输出和第二计数器输出。计数器可以包括被配置为产生第一计数器输出的第一部分和被配置为产生第二计数器输出的第二部分。

5. 发明授权

US06442657B1 Flag generation scheme for FIFOs 有权
标题翻译： FIFO的标志生成方案
公开(公告)号：US06442657B1
公开(公告)日：2002-08-27
申请号：US09371237
申请日：1999-08-10
申请人： Junfei Fan , Daniel Eric Cress
发明人： Junfei Fan , Daniel Eric Cress
IPC分类号： G06F1200
CPC分类号： G06F5/14 , G06F5/12 , G06F2205/126
摘要： The present invention concerns a circuit comprising a memory, a flag/array address circuit and a flag logic circuit. The memory may be configured to read and write data in response to one or more memory address signals. The flag/array address circuit may be configured to present one or more flag address signals in response to (i) one or more enable signals and (ii) a control signal. The flag logic circuit may be configured to present one or more logic flags in response to the one or more flag address signals.
摘要翻译：本发明涉及包括存储器，标志/阵列地址电路和标志逻辑电路的电路。存储器可以被配置为响应于一个或多个存储器地址信号来读取和写入数据。标志/阵列地址电路可以被配置为响应于（i）一个或多个使能信号和（ii）控制信号而呈现一个或多个标志地址信号。标志逻辑电路可以被配置为响应于一个或多个标志地址信号呈现一个或多个逻辑标志。

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