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    • 5. 发明授权
      US07042791B2 Multi-port memory device with global data bus connection circuit 失效
    • Multi-port memory device with global data bus connection circuit
    • 具有全局数据总线连接电路的多端口存储器件
    • US07042791B2
    • 2006-05-09
    • US10876403
    • 2004-06-25
    • Byung-Il Park
    • Byung-Il Park
    • G11C8/00
    • G11C11/4097 , G11C7/1075 , G11C2207/002
    • There is provided a multi-port memory device, which is capable of minimizing a layout area of a global data bus connection circuit while maintaining a line arrangement of global data buses. The multi-port memory device includes a plurality of unit global data bus connection circuits for selectively connecting first and second global data buses, each of which includes a plurality of lines. The plurality of unit global data bus connection circuits are arranged in M×N matrix (M and N are integers greater than or equal to two). The respective unit global data bus connection circuits are overlapped with line axis of the corresponding first and second global data buses and adjacent line axis. Loads to be driven by the control signal of the global data bus connection circuit can be reduced and skew of the pipe register control signal can be minimized.
    • 提供了一种多端口存储器件，其能够最小化全局数据总线连接电路的布局面积，同时保持全局数据总线的线路布置。 多端口存储器件包括多个单元全局数据总线连接电路，用于选择性地连接第一和第二全局数据总线，每个全局数据总线包括多条线。 多个单元全局数据总线连接电路以M×N矩阵（M和N为大于或等于2的整数）排列。 相应的单元全局数据总线连接电路与对应的第一和第二全局数据总线和相邻线轴的线轴重叠。 可以减少由全局数据总线连接电路的控制信号驱动的负载，并且能够使管道寄存器控制信号的偏斜最小化。
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    • 6. 发明申请
      US20060092747A1 Memory bank structure 有权
    • Memory bank structure
    • 记忆库结构
    • US20060092747A1
    • 2006-05-04
    • US11023980
    • 2004-12-29
    • Byung-Il Park
    • Byung-Il Park
    • G11C8/00
    • G11C8/12 , G11C7/12 , G11C7/18
    • The present invention relates to a memory bank structure. The memory bank structure includes: a plurality of sub-banks identified by a predetermined additional address; a plurality of local input/output line precharge units for precharging local input/output lines included in each of the sub-banks; and a plurality of local input/output line precharge control units for controlling a precharge operation of the plurality of local input/output line precharge units. Under this specific memory bank structure, the precharge operation is performed selectively at predetermined regions of the memory bank structure and as a result, unnecessary power dissipation is reduced.
    • 本发明涉及存储体结构。 存储体结构包括：由预定附加地址识别的多个子库; 多个本地输入/输出线预充电单元，用于对包括在每个子库中的本地输入/输出线进行预充电; 以及用于控制多个本地输入/输出线预充电单元的预充电操作的多个本地输入/输出线预充电控制单元。 在这种特定的存储体结构下，在存储体结构的预定区域选择性地进行预充电操作，结果，不必要的功率消耗减小。
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    • 7. 发明授权
      US07450459B2 Multi-port memory device 有权
    • Multi-port memory device
    • 多端口存储设备
    • US07450459B2
    • 2008-11-11
    • US10877837
    • 2004-06-25
    • Byung-Il Park
    • Byung-Il Park
    • G11C17/18
    • G11C29/785 , G11C8/16 , G11C29/846
    • There is provided a column repair technology of a semiconductor memory device. The semiconductor memory device includes: a normal bus connection part for transmitting/receiving data between global data buses and local data buses of each bank; a redundant bus connection part for transmitting/receiving data between global data buses and local data buses of each bank; a fuse set having a physical position information of a fail column; and a switching part for selectively connecting outputs of the normal bus connection part and the redundant bus connection part to the global data buses, which corresponds to the fail column, in response to the physical position information of the fail column. The column redundancy scheme can be applied to semiconductor memory devices having such a structure that a lot of column selection lines are enabled with respect to one column address and can also be applied to a case when a fail column address is not present. Therefore, the redundancy efficiency can be improved and an increase of the chip area can be prevented.
    • 提供了半导体存储器件的柱修复技术。 半导体存储器件包括：用于在全局数据总线与每个存储体的本地数据总线之间发送/接收数据的正常总线连接部分; 冗余总线连接部件，用于在全局数据总线与每个存储体的本地数据总线之间发送/接收数据; 具有故障列的物理位置信息的熔丝组; 以及切换部件，用于响应于故障列的物理位置信息，选择性地将正常总线连接部分和冗余总线连接部分的输出连接到对应于故障列的全局数据总线。 列冗余方案可以应用于具有这样一种结构的半导体存储器件，使得很多列选择线相对于一列地址被使能，并且还可以应用于不存在故障列地址的情况。 因此，可以提高冗余效率，并且可以防止芯片面积的增加。
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    • 8. 发明授权
      US07006402B2 Multi-port memory device 失效
    • Multi-port memory device
    • 多端口存储设备
    • US07006402B2
    • 2006-02-28
    • US10750156
    • 2003-12-31
    • Byung-Il Park , Beom-Ju Shin
    • Byung-Il Park , Beom-Ju Shin
    • G11C8/00
    • G11C7/1075 , G11C7/1048
    • A multi-port memory device includes a plurality of banks arranged at an upper and a lower portion of a core area as many as a fixed number in a row direction, a multiplicity of ports located at edges of the upper and the lower portions of the core area, wherein respective ports perform independent communication with respective different target devices, a first global data bus, located in a row direction between the ports and the banks arranged at the upper portion of the core area, for performing the parallel data transmission, a second global data bus, located in a row direction between the ports and the banks arranged at the lower portion of the core area, for performing the parallel data transmission, many local data buses, arranged in a column direction of each bank, for executing data transmission within the banks, and a majority of local data bus connection units, located between two banks adjacent to each other in a column direction, for selectively connecting the local data buses corresponding to the two adjacent banks.
    • 多端口存储器件包括布置在排列在行方向上固定数量的核心区域的上部和下部的多个存储体，位于所述多个端口的上部和下部的边缘处的多个端口 核心区域，其中相应的端口与各个不同的目标设备执行独立的通信，第一全局数据总线位于布置在核心区域的上部的端口和存储体之间的行方向上，用于执行并行数据传输， 第二全局数据总线，位于布置在核心区域的下部的端口和存储体之间的行方向上，用于执行并行数据传输，许多局部数据总线布置在每个存储体的列方向上，用于执行数据 并且在列方向上彼此相邻的两个组之间的大多数本地数据总线连接单元，用于选择性地连接本地数据总线 对应于两个相邻的银行。
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    • 10. 发明申请
      US20050047255A1 Multi-port memory device 失效
    • Multi-port memory device
    • 多端口存储设备
    • US20050047255A1
    • 2005-03-03
    • US10750156
    • 2003-12-31
    • Byung-Il Park , Beom-Ju Shin
    • Byung-Il Park , Beom-Ju Shin
    • G11C7/10 , G11C8/00
    • G11C7/1075 , G11C7/1048
    • A multi-port memory device includes a plurality of banks arranged at an upper and a lower portion of a core area as many as a fixed number in a row direction, a multiplicity of ports located at edges of the upper and the lower portions of the core area, wherein respective ports perform independent communication with respective different target devices, a first global data bus, located in a row direction between the ports and the banks arranged at the upper portion of the core area, for performing the parallel data transmission, a second global data bus, located in a row direction between the ports and the banks arranged at the lower portion of the core area, for performing the parallel data transmission, many local data buses, arranged in a column direction of each bank, for executing data transmission within the banks, and a majority of local data bus connection units, located between two banks adjacent to each other in a column direction, for selectively connecting the local data buses corresponding to the two adjacent banks.
    • 多端口存储器件包括布置在排列在行方向上固定数量的核心区域的上部和下部的多个存储体，位于所述多个端口的上部和下部的边缘处的多个端口 核心区域，其中相应的端口与各个不同的目标设备执行独立的通信，第一全局数据总线位于布置在核心区域的上部的端口和存储体之间的行方向上，用于执行并行数据传输， 第二全局数据总线，位于布置在核心区域的下部的端口和存储体之间的行方向上，用于执行并行数据传输，许多局部数据总线布置在每个存储体的列方向上，用于执行数据 并且在列方向上彼此相邻的两个组之间的大多数本地数据总线连接单元，用于选择性地连接本地数据总线 对应于两个相邻的银行。
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