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1. 发明专利

JP2004502267A Uniform high-speed dram architecture access latency 审中-公开
公开(公告)号：JP2004502267A
公开(公告)日：2004-01-22
申请号：JP2002508799
申请日：2001-06-29
申请人：モサイド・テクノロジーズ・インコーポレイテッド
发明人：デーモン，ポール
IPC分类号： G11C11/401 , G11C7/22 , G11C8/18 , G11C11/406 , G11C11/407 , G11C11/4076 , G11C11/408
CPC分类号： G11C11/408 , G11C7/1039 , G11C7/22 , G11C8/18 , G11C11/405 , G11C11/406 , G11C11/4076 , G11C11/4087 , G11C11/4097 , G11C2207/2281 , G11C2207/229
摘要：ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、読出、書込、およびリフレッシュ動作を行なう。ＤＲＡＭは複数のサブアレイを含み、サブアレイの各々は複数のメモリセルを有し、メモリセルの各々は相補ビット線対およびワード線に結合されている。ＤＲＡＭはさらに、ワード線のうちの選択された１つをアサートするためのワード線イネーブルデバイスと、ビット線対のうちの選択された１つをアサートするための列選択デバイスとを含む。ワード線タイミングパルスに応答して、ワード線イネーブルデバイスと、列選択デバイスと、読出、書込、およびリフレッシュ動作とを制御するために、タイミング回路が提供される。読出、書込、およびリフレッシュ動作は同じ時間量で行なわれる。

2. 发明专利

JP2003504789A Circuit and method for multiple match detection in content addressable memory 审中-公开
公开(公告)号：JP2003504789A
公开(公告)日：2003-02-04
申请号：JP2001509044
申请日：2000-07-12
申请人：モサイド・テクノロジーズ・インコーポレイテッド
发明人：アーメド，アブドゥラーフ , エル．ラインズ，ヴァレリエ
IPC分类号： G11C7/06 , G11C15/00 , G11C15/04
CPC分类号： G11C15/04 , G11C7/065 , G11C15/00
摘要： A signal detection circuit that provides multilevel sense detection that is both fast and has low power consumption. The signal detection circuit has amplifying means for providing at least one output corresponding to the difference in voltage levels between a sense node and a reference node. Input means apply a voltage level onto the sense node, and reference means apply a reference voltage onto the reference node. The input and reference means have substantially similar electrical characteristics, however, the reference means includes a reference device that is physically larger than a corresponding device of the input means.

3. 发明专利

JP2002373493A Memory half cell referable to ternary contents, and memory cell enabling reference to ternary contents 有权
标题翻译：存储器半导体器件，适用于常规内容，并且存储器单元使用引用到内容
公开(公告)号：JP2002373493A
公开(公告)日：2002-12-26
申请号：JP2002100162
申请日：2002-04-02
申请人： Mosaid Technologies Inc , モサイド・テクノロジーズ・インコーポレイテッド
发明人： FOSS RICHARD
IPC分类号： G11C15/00 , G11C15/04 , H01L21/8244 , H01L27/11
CPC分类号： G11C15/04
摘要： PROBLEM TO BE SOLVED: To provide a CAM cell of a SRAM base, in which efficient space layout is achieved, while keeping a static characteristic.
SOLUTION: A CAM cell comprises a pair of SRAM cell, each of them comprises a pair of intersection-coupled inverter for storing data values and a pair of access device for accessing a pair of complementary bit line. Furthermore, the CAM cell comprises a pair of comparison circuits for comparing a data value stored in one side of the SRAM cell, with a search data value given on a corresponding search line. The CAM cell has (n)-channel devices and (p)-channel devices of equal numbers. The CAM cell uses a (p)-channel transistor as an access transistor for the SRAM cell, to improve efficiency of layout of a cell array. Thereby, (p)-channel devices and (n)-channel devices, having the balanced numbers for each cell, can be realized surely for providing superior functional characteristic.
COPYRIGHT: (C)2003,JPO
摘要翻译：要解决的问题：提供一种在保持静态特性的同时实现有效的空间布局的SRAM基座的CAM单元。解决方案：CAM单元包括一对SRAM单元，它们中的每一个包括用于存储数据值的一对交叉耦合的反相器和用于访问一对互补位线的一对访问装置。此外，CAM单元包括一对比较电路，用于将存储在SRAM单元的一侧的数据值与在相应搜索线上给出的搜索数据值进行比较。 CAM单元具有相同数量的（n）通道设备和（p）通道设备。 CAM单元使用（p）沟道晶体管作为SRAM单元的存取晶体管，以提高单元阵列布局的效率。因此，可以确保具有每个单元的平衡数的（p）通道设备和（n）通道设备，以提供优异的功能特性。

5. 发明专利

JP2007514348A Pll / high output impedance charge pump for dll 有权
公开(公告)号：JP2007514348A
公开(公告)日：2007-05-31
申请号：JP2006543336
申请日：2004-12-10
申请人：モサイド・テクノロジーズ・インコーポレイテッド
发明人：ハーレ，ディーター
IPC分类号： H03L7/093 , H03L7/00 , H03L7/06 , H03L7/08 , H03L7/081 , H03L7/089 , H03L7/10
CPC分类号： H03L7/0895 , H03L7/0812
摘要：プルアップ回路とプルダウン回路と演算増幅器とを含む、位相ロックループ／遅延ロックループで使用するためのチャージポンプ。チャージポンプはプルアップおよびプルダウン回路の動作に関連したスタティック位相誤差を最小限にするように設計される。演算増幅器の使用はまた、低電源電圧の影響を軽減する。

6. 发明专利

JP2004502268A Simultaneous differential data sensing and method and apparatus for the capture in high-speed memory 审中-公开
公开(公告)号：JP2004502268A
公开(公告)日：2004-01-22
申请号：JP2002508800
申请日：2000-07-31
申请人：モサイド・テクノロジーズ・インコーポレイテッド
发明人：デーモン，ポール
IPC分类号： G11C11/409 , G11C7/06 , G11C7/10
CPC分类号： G11C7/106 , G11C7/065 , G11C7/1051
摘要：差動データ感知および捕捉回路は、第１および第２の出力ノードを有する、前記差動データ信号のそれぞれを受取るための差動入力段回路を含む。第１および第２の相補的な入力が前記第１および第２の出力ノードのそれぞれから信号を受取るように結合されている、ラッチ素子が設けられる。ゲート回路は、前記差動入力段の電力消費が抑えられるように、イネーブル信号に応答して差動入力段へのクロック信号を動的にイネーブルおよびディスエーブルする。さらなる実施例では、イネーブル信号は相補的なクロック入力信号である。

7. 发明专利

JP2003533900A Dual control analog delay element 有权
公开(公告)号：JP2003533900A
公开(公告)日：2003-11-11
申请号：JP2000603146
申请日：2000-02-25
申请人：モサイド・テクノロジーズ・インコーポレイテッド
发明人：ビューラー，ガープリート , リイ，キ−ジュン
IPC分类号： H03H11/26 , H03K5/13 , H03K5/14
CPC分类号： H03K5/133 , H03K5/13 , H03K5/131 , H03K2005/00032
摘要： (57)【要約】各々が選択的に調整される粗いおよび細かい遅延部を有するアナログ遅延素子からなる遅延線が記載される。粗遅延部は、入力クロック信号を受け、予め定められた粗い遅延設定に基づいて傾斜を有するランプ信号を生成する。細密遅延部は、予め定められた細かい遅延設定に基づいてしきい値電圧を生成する。比較器が、粗遅延ランプ信号電圧を細密遅延しきい値電圧と比較し、ランプ信号電圧が細密遅延しきい値電圧を超えるとき出力クロック信号を生成する。粗い遅延は、３２ビットのバイナリ入力信号に基づいて線形に調整可能であり、細かい遅延は、５ビットのバイナリ入力信号に基づいて２進法で重み付けして調整される。粗遅延部および細密遅延部はどちらも、出力クロック信号のフィードバックバージョンを入力クロック信号と比較し、制御信号を与えて遅延線において粗いおよび細かい遅延をインクリメントまたはデクリメントする遅延線制御回路によって制御される。

8. 发明专利

JP2010511368A Circuit to clamp the current in the charge pump 有权
公开(公告)号：JP2010511368A
公开(公告)日：2010-04-08
申请号：JP2009538559
申请日：2007-11-26
申请人：モサイド・テクノロジーズ・インコーポレイテッド
发明人：ブラセンコ、ピーター , マイ、ヒュイ、トゥオング
IPC分类号： H02M3/07 , H02M3/00
CPC分类号： H02M3/07 , G05F1/625 , G05F3/02 , H02M1/34 , H02M3/073 , H03K5/086 , H03L7/0895
摘要：チャージポンプにおいて電流をクランプする回路が開示される。チャージポンプは、複数のスイッチング回路トランジスタを有するスイッチング回路を備える。同回路における第１及び第２の対のトランジスタの各々は、スイッチング回路トランジスタの内の対応する１つからの電流に対して、電流におけるスパイクが、同スイッチング回路トランジスタとチャージポンプのキャパシタとの間を通る経路を通って部分的にだけ伝送されるように、そのトランジスタがオフに切り替わっている間に追加経路を提供することができる。

9. 发明专利

JP4439154B2 Method and apparatus for non-blocking packet buffers interleaved 有权
公开(公告)号：JP4439154B2
公开(公告)日：2010-03-24
申请号：JP2001521004
申请日：2000-08-21
申请人：モサイド・テクノロジーズ・インコーポレイテッド
发明人：ブラウン，デイビッド・エイ
IPC分类号： H04L12/56 , G06F12/06
CPC分类号： G06F12/0607 , H04L49/103 , H04L49/1546 , H04L49/90 , H04L49/9036 , H04L49/9089

10. 发明专利

JP2008092582A A method and apparatus for adaptive data compression 审中-公开
标题翻译：自适应数据压缩的方法和装置
公开(公告)号：JP2008092582A
公开(公告)日：2008-04-17
申请号：JP2007266759
申请日：2007-10-12
申请人： Mosaid Technologies Inc , モサイド・テクノロジーズ・インコーポレイテッド
发明人： MOURAD ABDAT
IPC分类号： H03M7/40 , H03M7/42 , H03M7/30
CPC分类号： H03M7/3088
摘要： PROBLEM TO BE SOLVED: To provide a method and an apparatus for performing adaptive data compression. SOLUTION: Each time an unknown symbol is encoded by an encoder, the encoder adds the symbol to a dictionary and transmits it in plain in the encoded string. The state of a prefix bit preceding the code word indicates whether the code word is a plain symbol or an index of a symbol or string of symbols stored in the dictionary. If the code word stores a symbol in plain, a decoder learns the symbol by adding a sequence of symbols resulting from the concatenation of predecoded symbols and the first symbol of the currently decoded symbol and by adding the symbol to its dictionary. If the code word stores an index, the decoder decodes the code word by extracting the symbol or sequence of symbols stored in the dictionary at the respective index in the dictionary. COPYRIGHT: (C)2008,JPO&INPIT
摘要翻译：要解决的问题：提供一种用于执行自适应数据压缩的方法和装置。解决方案：每当编码器对未知符号进行编码时，编码器将符号添加到字典中，并以编码字符串的形式将其传输。代码字之前的前缀位的状态指示代码字是否是存储在字典中的符号或符号串的简单符号或索引。如果代码字以简单的方式存储符号，则解码器通过将从预解码符号的连接和当前解码的符号的第一符号产生的符号序列相加并通过将符号添加到其字典来学习符号。如果码字存储索引，则解码器通过在字典中的相应索引处提取存储在字典中的符号或符号序列来解码码字。版权所有（C）2008，JPO＆INPIT

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