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1. 发明专利

JP2011081786A Modeling and simulating device mismatch for designing integrated circuit 有权
标题翻译：用于设计集成电路的建模和仿真器件错配
公开(公告)号：JP2011081786A
公开(公告)日：2011-04-21
申请号：JP2010205642
申请日：2010-09-14
申请人： Cadence Design Systems Inc , ケイデンスデザインシステムズ, インコーポレイテッド
发明人： O'RIORDAN DONALD J , SCHALDENBRAND ARTHUR , O'DONOVAN JOHN
IPC分类号： G06F17/50 , H01L21/82
CPC分类号： G06F17/5068 , G06F17/504 , G06F17/5072 , G06F2217/10 , G06F2217/12 , Y02P90/265
摘要： PROBLEM TO BE SOLVED: To allow a user to specify layout styles for devices in a circuit schematic, where the layout styles capture features of device arrangements and device correlations. SOLUTION: The resulting layout can be simulated by using a computer so that one or more performance metrics can be evaluated for the circuit. In some cases, test chips may be used to determine device correlations for arrangements corresponding to different layout styles. COPYRIGHT: (C)2011,JPO&INPIT
摘要翻译：要解决的问题：允许用户为电路原理图中的设备指定布局样式，其中布局样式捕获设备布置和设备相关性的特征。
解决方案：可以通过使用计算机来模拟结果布局，以便可以对电路评估一个或多个性能指标。在某些情况下，可以使用测试芯片来确定对应于不同布局样式的布置的设备相关性。版权所有（C）2011，JPO＆INPIT

2. 发明专利

JP4446265B2 System for the overall reasoning of the sequential elements 有权
公开(公告)号：JP4446265B2
公开(公告)日：2010-04-07
申请号：JP2001528861
申请日：2000-10-02
申请人：ケイデンスデザインシステムズインコーポレイテッド
发明人：アルノードペデノン
IPC分类号： G06F17/50
CPC分类号： G06F17/505 , Y10S707/99942 , Y10S707/99943 , Y10S707/99945

3. 发明专利

JP2009539186A How to synchronize the processor of the hardware emulation systems and equipment 有权
公开(公告)号：JP2009539186A
公开(公告)日：2009-11-12
申请号：JP2009513276
申请日：2007-05-30
申请人：ケイデンスデザインシステムズインコーポレイテッド
发明人：チャールズバーグホーン , ミハイルベルシュテイン , ミッチェルジーポプラック
IPC分类号： G06F11/22 , G06F17/50
CPC分类号： G06F11/261 , G06F17/5027
摘要：プロセッサベースのハードウエアエミュレーションエンジン、特に、エミュレーションエンジン内でプロセッサを同期化する方法及び装置を提供する。同期したプロセッサを使用してハードウエアエミュレーションを実施する方法、装置、及びそのためのハードウエア設計をコンパイルする方法を説明する。装置は、ハードウエア設計に関するデータを評価するためのプロセッサ群を形成する複数のプロセッサと、ハードウエア設計の少なくとも一部分をエミュレートしている間にプロセッサ群の演算を同期させるためのシンクロナイザとを含む。方法は、ハードウエア設計に関するデータを評価するためのプロセッサ群を形成する複数のプロセッサに同期信号を供給する段階と、プロセッサ群から待機信号を受信する段階と、プロセッサ群に実行信号を供給する段階とを含み、実行信号により、プロセッサ群は、サブモデルを評価する。ハードウエア設計をコンパイルする方法は、少なくとも１つの高レベル構成概念を演算のシーケンスに変換する段階と、少なくとも１つの条件付きサブモデルを構成する演算のシーケンスを特定する段階とを含む。
【選択図】図１

4. 发明专利

JP4177099B2 Scheduling of hierarchical specification method in the system-level simulation 有权
公开(公告)号：JP4177099B2
公开(公告)日：2008-11-05
申请号：JP2002536656
申请日：2001-10-17
申请人：ケイデンスデザインシステムズインコーポレイテッド
发明人：フーバー、クリストファ
IPC分类号： G06F17/50 , G06F9/44 , G06F9/46
CPC分类号： G06F17/5022 , G06F17/5045

5. 发明专利

JP2005026537A Integrated circuit and method for layout thereof 有权
标题翻译：集成电路及其布局方法
公开(公告)号：JP2005026537A
公开(公告)日：2005-01-27
申请号：JP2003191693
申请日：2003-07-04
申请人： Cadence Design Systems Inc , ケイデンスデザインシステムズインコーポレイテッド
发明人： TATEISHI KAZUYUKI
IPC分类号： G06F17/50 , H01L21/82 , H03K19/195
摘要： PROBLEM TO BE SOLVED: To provide a layout method by which area efficiency is improved by simplifying wiring of a data transmission route, a clock transmission route, etc. for facilitating layout work while securing fast operation in an integrated circuit using an SFQ circuit in particular.
SOLUTION: P is set to the position of the junction of a clock, α to the position of the logic cell of a poststage (second logic cell), and β to the position of the logic cell of a prestage (first logic cell). A condition (1) is that a virtual rectangle (including a square) where P and α are positioned at vertexes opposing each other across a diagonal line is supposed, and β is arranged inside of the rectangle. A condition (2) is that a route from P to α, a route from P to β and a route from β to α are selected to be respectively a Manhattan distance. Then the positions and routes of P, α and β are decided so as to satisfy the conditions (1) and (2). By layout like this, wiring is simplified while keeping fast operation, and the area efficiency is improved.
COPYRIGHT: (C)2005,JPO&NCIPI
摘要翻译：要解决的问题：提供一种通过简化数据传输路由的布线，时钟传输路由等来提高面积效率的布局方法，以便于在使用SFQ的集成电路中确保快速操作的同时进行布局工作电路特别。解决方案：将P设置为时钟的结点α与后级（第二逻辑单元）的逻辑单元的位置，并将β设置为前级逻辑单元的位置（第一逻辑细胞）。假设条件（1）是其中P和α位于对角线上彼此相对的顶点处的虚拟矩形（包括正方形），并且β被布置在矩形内部。条件（2）是从P到α的路由，从P到β的路由和从β到α的路由被选择为分别是曼哈顿距离。然后确定P，α和β的位置和路线以满足条件（1）和（2）。通过这样的布局，简化了接线，同时保持快速运行，提高了面积效率。版权所有（C）2005，JPO＆NCIPI

6. 发明专利

JP2004513436A Physical allocation method and apparatus in Rtl floor planning 审中-公开
公开(公告)号：JP2004513436A
公开(公告)日：2004-04-30
申请号：JP2002540019
申请日：2001-10-30
申请人：ケイデンスデザインシステムズ,インコーポレイテッド
发明人：ジネッティ、アーノルド
IPC分类号： G06F17/50 , H01L21/82
CPC分类号： G06F17/5045 , G06F17/5072
摘要：【解決手段】回路の実現可能なフロアプラン（ｆｌｏｏｒｐｌａｎ）を回路設計の初期の段階で決定し、配分（ｂｕｄｇｅｔ）を行う。フロアプランと配分の決定処理は、ＲＴＬの複雑さの見積り、物理的パーティショニング、ブロック配置、ブロックのＩ／Ｏ配置、トップレベルの全体的な配線（ｒｏｕｔｉｎｇ）、及びフロアプランの実現可能性（ｆｅａｓｉｂｉｌｉｔｙ）の検証を含む。各ブロックへの全体の制約の分配（ａｌｌｏｃａｔｉｏｎ）は各ブロックにおいて回路パスのタイミングを表す論理コーンを作成することにより行われる。回路パスを最適化して各ブロックについて実現可能なタイミングを決める。各ブロックで実現可能なタイミングに基づいて全体の制約を比率に応じて各ブロックに分配する。
【選択図】図１

7. 发明专利

JP5356410B2 The spacer double patterning for lithography work 有权
公开(公告)号：JP5356410B2
公开(公告)日：2013-12-04
申请号：JP2010543166
申请日：2009-01-08
申请人：ケイデンスデザインシステムズインコーポレイテッド
发明人：クリストフピーラット
IPC分类号： H01L21/027 , G03F7/20 , G03F7/40
CPC分类号： H01L21/0337
摘要： Systems and methods of semiconductor device fabrication and layout generation are disclosed. An exemplary method includes processes of depositing a layer of a first material and patterning the layer to form an initial pattern, wherein the initial pattern defines critical features of the layout elements using a single exposure; depositing spacer material over the first pattern on the substrate and etching the spacer material such that the spacer material is removed from horizontal surfaces of the substrate and the first pattern but remains adjacent to vertical surfaces of the first pattern; removing the initial pattern from the substrate while leaving the spacer material in a spacer pattern; filling the spacer pattern with final material; and trimming the filled pattern to remove portions of the final material beyond dimensions of the layout elements.

8. 发明专利

JP2013513307A Integrated clock gating cell for circuit having a double-edge-triggered flip-flop 审中-公开
公开(公告)号：JP2013513307A
公开(公告)日：2013-04-18
申请号：JP2012542174
申请日：2010-12-02
申请人：ケイデンスデザインシステムズインコーポレイテッド
发明人：ラデュズラタノヴィッチ , クマルスブラマニ
IPC分类号： H03K3/037 , H03K3/02
CPC分类号： H03K3/356156 , H03K3/012
摘要：ダブルエッジトリガ回路は、クロック信号及びイネーブル信号に応答してゲーテッドクロック信号を出力するクロックゲータと、ゲーテッドクロック信号に応答してデータ信号を送り出す第１のダブルエッジトリガフリップフロップと、クロック信号に応答してデータ信号を捕捉する第２のダブルエッジトリガフリップフロップとを含み、クロックゲータは、イネーブル信号が第１の論理状態のときに第１の論理値にてゲーテッドクロック信号を停止し、イネーブル信号が第２の論理状態のときに次のクロックエッジにてゲーテッドクロック信号を第１の論理値からスイッチングする。
【選択図】図１

9. 发明专利

JP2007535715A How to design an integrated circuit layout and equipment 审中-公开
公开(公告)号：JP2007535715A
公开(公告)日：2007-12-06
申请号：JP2007511459
申请日：2005-04-29
申请人：ケイデンスデザインシステムズインコーポレイテッド
发明人：ルイスケイシェファー , スティーヴンティーグ
IPC分类号： G03F1/36 , G06F17/50
CPC分类号： G06F17/5068 , G03F1/36
摘要： A method for modifying an upper layout for an upper layer of an IC using information of a lower layout for a lower layer of the IC, the method including (2205) receiving the upper layout containing features and modifications to features, (2215) producing a density map of the lower layout having geometry coverages of sub-regions of the lower layout, (2220) selecting a feature in the upper layout, (2225) retrieving, from the density map, the geometry coverage of a sub-region below the feature, (2230) determining a vertical deviation of the feature using the geometry coverage, (2235) determining an alteration to the modification using the vertical deviation, (2240) applying the alteration to the modification and (2245) repeating for all features.

10. 发明专利

JP2004531833A Topology global routing for automated ic package interconnect 审中-公开
公开(公告)号：JP2004531833A
公开(公告)日：2004-10-14
申请号：JP2003507732
申请日：2002-06-21
申请人：ケイデンスデザインシステムズ,インコーポレイテッド
发明人：グレンディーネキングスバリー， , ケンワッドランド，
IPC分类号： G06F17/50 , H01L23/12
CPC分类号： G06F17/5077 , G06F2217/40
摘要：数学的トポロジーソリューションを利用して集積回路（ＩＣ）パッケージ相互接続ルーティングを決定する自動化方法およびシステムが開示される。グローバルトポロジーソリューションが決定され、単数の理想的なＩＣパッケージルーティングソリューションを提供する。トポロジーグローバルルーティングは、複数の最適化を詳細なルーティングの前に実行させる、問題の数学的抽象化を提供する。電気的ルーティングセグメント幅および必要とされるクリアランスの予備的な無視は、グローバルトポロジーソリューションを迅速に決定させる。グローバルトポロジーソリューションは、必要な設計パラメータと関連して利用されて、最適な幾何学的ルーティングソリューションを決定する。ガイドポイントが幾何学的ルーティングソリューションを用いて決定される。

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