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81. 发明申请

WO1991017576A1 HIGH DENSITY LOCAL INTERCONNECT IN A SEMICONDUCTOR CIRCUIT USING METAL SILICIDE 审中-公开
标题翻译：使用金属硅化物的半导体电路中的高密度本地互连
公开(公告)号：WO1991017576A1
公开(公告)日：1991-11-14
申请号：PCT/US1991002872
申请日：1991-04-25
申请人： QUALITY SEMICONDUCTOR, INC.
发明人： QUALITY SEMICONDUCTOR, INC. , MALWAH, Manohar, L.
IPC分类号： H01L45/00
CPC分类号： H01L23/53271 , H01L21/76889 , H01L2924/0002 , H01L2924/00
摘要： A metal silicide layer (82) in or on a body of silicon wafer (10) is used for interconnecting two or more CMOS circuit devices (50, 52). In addition to a polysilicon layer (42, 44, 46) and a metal layer (96), the metal silicide layer (82) provides an additional layer of local interconnect which can be performed at high density to reduce the size of the die while including the same number of circuit devices. An amorphous silicon layer (64) doped at selected regions (72a-72b, 72c-72d, 74a-74b) is used to connect the silicide layer to the source and drain regions of the devices (50, 52).
摘要翻译：用于将两个或多个CMOS电路器件（50,52）互连的硅晶片（10）主体中或其上的金属硅化物层（82）。除了多晶硅层（42,44,46）和金属层（96）之外，金属硅化物层（82）提供了可以以高密度执行的附加层的局部互连，以减小管芯的尺寸，同时包括相同数量的电路设备。使用在选定区域（72a-72b，72c-72d，74a-74b）处掺杂的非晶硅层（64）将硅化物层连接到器件（50,52）的源极和漏极区域。

82. 发明申请

WO1985004523A1 CONDUCTIVE, PROTECTIVE LAYER FOR MULTILAYER METALLIZATION 审中-公开
标题翻译：导电性，多层金属保护层
公开(公告)号：WO1985004523A1
公开(公告)日：1985-10-10
申请号：PCT/US1985000354
申请日：1985-03-04
申请人： ADVANCED MICRO DEVICES, INC.
发明人： ADVANCED MICRO DEVICES, INC. , BORODOVSKY, Yan, A.
IPC分类号： H01L23/54
CPC分类号： H01L21/76886 , H01L23/53271 , H01L2924/0002 , Y10S438/945 , Y10S438/968 , Y10S438/97 , H01L2924/00
摘要： An integrated circuit structure, and method of making the structure, wherein at least one metallization layer (10) is coated with a conductive indium arsenide layer (12) during production of the structure and an upper metallization layer (40) subsequently is applied to the structure wherein at least a portion of the subsequent metallization layer (40) is in ohmic contact with the conductive indium arsenide layer (12) whereby the lower metallization layer is protected by the intervening indium arsenide layer (12) during subsequent removal of the upper metallization layer if subsequent reworking of the structure becomes necessary. The use of the indium arsenide layer (12) over a metallization layer (10) further enhances the construction process by the use of its antireflective properties during patterning of a photoresist applied over the indium arsenide layer.
摘要翻译：一种集成电路结构以及制造该结构的方法，其中至少一个金属化层（10）在该结构的制造期间涂覆有导电的砷化铟层（12），并且上部金属化层（40）随后被施加到结构，其中随后的金属化层（40）的至少一部分与导电砷化铟层（12）欧姆接触，由此下一金属化层在随后的去除上金属化层期间被中间的砷化铟层（12）保护如果需要对结构进行后续的返工。在金属化层（10）上使用砷化铟层（12）通过在对砷化铟层施加的光刻胶进行图案化期间通过使用其抗反射性能来进一步增强施工工艺。

83. 发明申请

WO1981002222A1 COMPOSIT GATE INTERCONNECT STRUCTURE 审中-公开
标题翻译：组合门互连结构
公开(公告)号：WO1981002222A1
公开(公告)日：1981-08-06
申请号：PCT/US1980000652
申请日：1980-05-22
申请人： MOSTEK CORP
发明人： MOSTEK CORP , GOSNEY W , CHAN T
IPC分类号： H01L29/78
CPC分类号： H01L21/823475 , H01L21/76889 , H01L23/53271 , H01L29/495 , H01L2924/0002 , H01L2924/00
摘要： A composit gate/interconnect structure (36) is formed by interleaved layers of polycrystalline silicon (28) and a refractory metal (26) selected from the group consisting of molybdenum, tungsten, platinum and titanium. The combination of a refractory metal such as molybdenum with polycrystalline silicon produces a stable gate material having low resistivity which can be formed by simple fabrication processes in the construction of high speed MOS devices.
摘要翻译：复合栅/互连结构（36）由多晶硅（28）的交错层和选自钼，钨，铂和钛的难熔金属（26）形成。难熔金属如钼与多晶硅的组合产生具有低电阻率的稳定栅极材料，其可以通过在高速MOS器件的构造中的简单制造工艺形成。

84. 发明申请

WO2016111832A1 LAMINATE AND CORE SHELL FORMATION OF SILICIDE NANOWIRE 审中-公开
标题翻译：硅酸盐和核心层形成硅酸盐纳米管
公开(公告)号：WO2016111832A1
公开(公告)日：2016-07-14
申请号：PCT/US2015/066808
申请日：2015-12-18
申请人： APPLIED MATERIALS, INC.
发明人： MEBARKI, Bencherki , LAKSHMANAN, Annamalai , SINGH, Kaushal K. , MA, Paul F. , NAIK, Mehul B. , COCKBURN, Andrew , GODET, Ludovic
IPC分类号： H01L21/441
CPC分类号： H01L21/76886 , H01L21/28518 , H01L21/28556 , H01L21/32053 , H01L21/76877 , H01L23/53257 , H01L23/53271 , H01L2221/1094
摘要： Methods and apparatus for forming a metal silicide as nanowires for back-end interconnection structures for semiconductor applications are provided. In one embodiment, the method includes forming a metal silicide stack comprising as plurality of metal silicide layers on a substrate by a chemical vapor deposition process or a physical vapor deposition process, thermal treating the metal silicide stack in a processing chamber, applying a microwave power in the processing chamber while thermal treating the metal silicide layer; and maintaining a substrate temperature less than 400 degrees Celsius while thermal treating the metal silicide layer.
摘要翻译：提供了用于形成用于半导体应用的后端互连结构的纳米线的金属硅化物的方法和装置。在一个实施例中，该方法包括通过化学气相沉积工艺或物理气相沉积工艺在衬底上形成包含多个金属硅化物层的金属硅化物堆叠，在处理室中热处理金属硅化物堆叠，施加微波功率在处理室中，同时热处理金属硅化物层; 并且在对金属硅化物层进行热处理的同时保持低于400摄氏度的衬底温度。

85. 发明申请

WO2014089814A1 一种半导体器件及其制备方法审中-公开
公开(公告)号：WO2014089814A1
公开(公告)日：2014-06-19
申请号：PCT/CN2012/086614
申请日：2012-12-14
申请人：复旦大学
发明人：吴东平 , 皮朝阳 , 赵娜 , 张卫 , 张世理
IPC分类号： H01L21/768 , H01L23/48
CPC分类号： H01L21/486 , H01L21/76843 , H01L21/76855 , H01L21/76883 , H01L21/76889 , H01L23/485 , H01L23/53271 , H01L29/458 , H01L2924/0002 , H01L2924/00
摘要：一种半导体器件及其制备方法，在晶体管的源极（302）和漏极（303）上形成金属半导体化合物接触区（304），同时在绝缘介质层（306）中的对应于源极和漏极位置的通孔（307）内，形成金属半导体化合物（312），将源极和漏极引出。由于通孔内的填充材料与源极和漏极接触区的材料都为金属半导体化合物，可以使通孔内的填充材料与源极和漏极接触区之间的接触电阻较小；可以使得通孔内的物质本身的电阻较小；可以使通孔内的导电材料与绝缘介质层之间具有良好的界面和粘附性，既不破坏介质层材料的结构、又不需要在通孔内的填充材料和绝缘介质层间形成阻挡层。

86. 发明申请

WO2013057642A1 THROUGH-WAFER VIA DEVICE AND METHOD OF MANUFACTURING THE SAME 审中-公开
标题翻译：通过设备进行通过波浪形成的方法及其制造方法
公开(公告)号：WO2013057642A1
公开(公告)日：2013-04-25
申请号：PCT/IB2012/055547
申请日：2012-10-12
申请人： KONINKLIJKE PHILIPS ELECTRONICS N.V.
发明人： DEKKER, Ronald , MARCELIS, Bout , MULDER, Marcel , MAUCZOK, Ruediger
IPC分类号： H01L21/768 , H01L23/48 , H01L23/498
CPC分类号： H01L23/5226 , B06B1/0292 , H01L21/76898 , H01L23/481 , H01L23/53271 , H01L2224/02372 , H01L2224/0401 , H01L2224/05548 , H01L2224/13024 , H01L2224/131 , H01L2224/16145 , H01L2924/1461 , H01L2924/014 , H01L2924/00
摘要： The present invention relates to a through-wafer via device (10) comprising a wafer (12) made of a wafer material and having a first wafer surface (12a) and a second wafer surface (12b) opposing the first wafer surface (12a). The through-wafer via device (10) further comprises a plurality of side by side first trenches (14) provided with a conductive material and extending from the first wafer surface (12a) into the wafer (12) such that a plurality of spacers (16) of the wafer material are formed between the first trenches (14). The through-wafer via device (10) further comprises a second trench (18) provided with the conductive material and extending from the second wafer surface (12b) into the wafer (12), the second trench (18) being connected to the first trenches (14). The through-wafer via device (10) further comprises a conductive layer (20) made of the conductive material and formed on the side of the first wafer surface (12a), the conductive material filling the first trenches (14) such that the first conductive layer (20) has a substantially planar and closed surface.
摘要翻译：本发明涉及包括由晶片材料制成并具有与第一晶片表面（12a）相对的第一晶片表面（12a）和第二晶片表面（12b）的晶片（12）的贯通晶片通孔装置（10）。贯通晶片通孔装置（10）还包括设置有导电材料并从第一晶片表面（12a）延伸到晶片（12）中的多个并排的第一沟槽（14），使得多个间隔件在第一沟槽（14）之间形成晶片材料。贯通晶片通孔装置（10）还包括设置有导电材料并从第二晶片表面（12b）延伸到晶片（12）中的第二沟槽（18），第二沟槽（18）连接到第一沟槽（14）。贯通晶片通孔装置（10）还包括由导电材料制成并形成在第一晶片表面（12a）侧面上的导电层（20），该导电材料填充第一沟槽（14），使得第一导电层（20）具有基本平坦和闭合的表面。

87. 发明申请

WO2012077330A1 半導体装置及びその製造方法、固体撮像装置及びその製造方法、並びに電子情報機器审中-公开
标题翻译：半导体器件，其制造方法，固态成像器件，其制造方法和电子信息器件
公开(公告)号：WO2012077330A1
公开(公告)日：2012-06-14
申请号：PCT/JP2011/006805
申请日：2011-12-05
申请人：シャープ株式会社 , 末吉康彦
发明人：末吉　康彦
IPC分类号： H01L21/768 , H01L21/822 , H01L23/522 , H01L27/04 , H01L27/148
CPC分类号： H01L23/53271 , H01L21/76816 , H01L21/76834 , H01L27/14687 , H01L2924/0002 , H01L2924/00
摘要：配線層の酸化防止膜としてＳｉＯＮ膜を用いたので、配線層の酸化による抵抗増加を抑えるとともに、この酸化防止膜と層間絶縁膜とのエッチング条件をほぼ同一にして製造プロセスが複雑になるのを回避する。シリコン基板上に集積回路を形成してなる固体撮像装置などの半導体装置において、シリコン基板１０１上に形成した第１の層間絶縁膜１０１上にＳｉＯＮ膜からなる下側酸化防止膜１０３ａを介してポリシリコンあるいは金属などからなる導電性層１０４ａが形成され、この導電性層１０４ａの上面及び側面を覆うよう、ＳｉＯＮ膜からなる上側酸化防止膜１０５が全面に形成されている。
摘要翻译： SiON膜用作布线层的防氧化膜; 因此，抑制了由于布线层的氧化引起的电阻的增加，并且通过使该防氧化膜和层间绝缘膜的蚀刻条件基本相同，可以避免生产工艺的复杂化。在诸如通过在硅衬底上形成集成电路的固态成像器件的半导体器件中，由多晶硅，金属等形成的导电层（104a）经由下侧氧化防止膜（103a）形成）由形成在硅基板（101）上的第一层间绝缘膜（101）上的SiON膜形成。在整个表面上形成由SiON膜形成的上侧氧化防止膜（105），以覆盖该导电层（104a）的上表面和侧表面。

88. 发明申请

WO99022410A1 THERMOELECTRIC TRANSDUCING MATERIAL AND METHOD OF PRODUCING THE SAME 审中-公开
标题翻译：热电转换材料及其制造方法
公开(公告)号：WO99022410A1
公开(公告)日：1999-05-06
申请号：PCT/JP1998/003496
申请日：1998-08-05
IPC分类号： H01L23/498 , H01L23/532 , H01L35/16 , H01L35/22 , H01L35/14 , H01L35/34
CPC分类号： H01L35/22 , H01L23/49872 , H01L23/49883 , H01L23/53271 , H01L23/5328 , H01L35/16 , H01L2924/0002 , H01L2924/00
摘要： A novel silicon-base thermoelectric transducing material containing a P- or N-type semiconductor obtained by adding various impurities to Si, which is produced with good productivity at low cost and has a stable quality and a high performance index. Generally when various elements are added to Si, the Seebeck coefficient of the material decreases with the carrier concentration until the carrier concentration exceeds 10 M/m , and a minimum value of the Seebeck coefficient is in a range from 10 to 10 M/m . The material of the invention is a P- or N-type semiconductor having a carrier concentration of 10 to 10 M/m and containing Si and 0.001 to 0.5 atomic % of one or more elements of Be, Mg, Ca, Sr, Ba, Zn, Cd, Hg, B, Al, Ga, In, and T1, or one or more elements of N, P, As, Sb, Bi, O, S, Se, and Te, and another material is a P- or N-type semiconductor having a carrier concentration of 10 to 10 M/m and containing Si and 0.5 to 10 atomic % of one or more of the elements.
摘要翻译：一种新颖的硅基热电转换材料，其含有通过向Si中添加各种杂质而获得的P-型或N型半导体，其以低成本生产并具有稳定的质量和高的性能指数。通常当将各种元素添加到Si时，材料的塞贝克系数随着载流子浓度而降低，直到载流子浓度超过10 18 M / m 3，塞贝克系数的最小值在10 18至10 19 M / m 3。本发明的材料是载流子浓度为10 17至10 20 M / m 3并含有Si和0.001至0.5原子％的一种或多种元素的P型或N型半导体，Mg，Ca，Sr，Ba，Zn，Cd，Hg，B，Al，Ga，In和T1中的一种或多种元素，或N，P，As，Sb，Bi，O，S，Se和Te ，另一种材料是载流子浓度为10 19至10 21 M / m 3且含有Si和0.5至10原子％的一种或多种元素的P-型或N型半导体。

89. 发明申请

WO1992002042A1 COMPACT SRAM CELL LAYOUT 审中-公开
标题翻译：紧凑型SRAM单元布局
公开(公告)号：WO1992002042A1
公开(公告)日：1992-02-06
申请号：PCT/US1991004940
申请日：1991-07-12
申请人： PARADIGM TECHNOLOGY, INC.
发明人： PARADIGM TECHNOLOGY, INC. , GODINHO, Norman , LEE, Frank, Tsu-Wei , CHEN, Hsiang-Wen , MOTTA, Richard, F. , TSANG, Juine-Kai , TZOU, Joseph , BAIK, Jai-Man , YEN, Ting-Pwu
IPC分类号： H01L27/02
CPC分类号： H01L27/11 , H01L21/768 , H01L21/76895 , H01L21/76897 , H01L21/823864 , H01L21/823871 , H01L23/53257 , H01L23/53271 , H01L27/1104 , H01L27/1112 , H01L2924/0002 , Y10S257/904 , H01L2924/00
摘要： A compact cell design for a static random access memory cell is achieved. The cell has two transistors with gates (30a, 30b) substantially parallel to each other. One interconnect (45) connects the gate (30b) of one transistor to an electrode (35a) of the other transistor. Another interconnect (46) connects the gate (30a) of the other transistor to an electrode (35b) of the first transistor. The two gates and the two interconnects form substantially a rectangle. A power supply circuit line (47) is disposed outside the rectangle. This line and the two interconnects are formed from one conductive layer. Also, in an array of memory cells, some circuit lines (37) are formed in the substrate, and other circuit lines (47) are formed directly above those in-the-substrate lines (37). The in-the-substrate lines (37) are provided with extensions (42a, 42b) that permit to contact these lines (37) without contacting the other, overlying lines (47).
摘要翻译：实现了用于静态随机存取存储器单元的紧凑型单元设计。电池具有两个基本上彼此平行的栅极（30a，30b）的晶体管。一个互连（45）将一个晶体管的栅极（30b）连接到另一个晶体管的电极（35a）。另一个互连（46）将另一个晶体管的栅极（30a）连接到第一晶体管的电极（35b）。两个门和两个互连构成大致矩形。电源电路线（47）设置在矩形的外部。该线和两个互连由一个导电层形成。此外，在存储单元的阵列中，在衬底中形成一些电路线（37），并且其他电路线（47）直接形成在衬底上线（37）的上方。衬底内线（37）设置有延伸部（42a，42b），其允许接触这些线（37），而不与另一条线（上覆线）接触。

90. 发明申请

WO1989005519A1 SELF-ALIGNED INTERCONNECTS FOR SEMICONDUCTOR DEVICES 审中-公开
标题翻译：用于半导体器件的自对准互连
公开(公告)号：WO1989005519A1
公开(公告)日：1989-06-15
申请号：PCT/US1988004290
申请日：1988-12-02
申请人： ADVANCED MICRO DEVICES, INC.
发明人： ADVANCED MICRO DEVICES, INC. , HASKELL, Jacob, D.
IPC分类号： H01L21/90
CPC分类号： H01L21/76897 , H01L21/28525 , H01L21/76877 , H01L21/76885 , H01L23/53271 , H01L2924/0002 , H01L2924/00
摘要： A novel process is provided to fabricate interconnections (46c) in transistors (14) having self-aligned, planarized contacts (46s, 40g, 46d) in a novel, completely self-aligned configuration. The process of the invention permits higher packing densities, and allows feature distances to approach 0.5 mu m and lower. A unique combination of masks in conjunction with a multi-layer structure (28) formed on the surface of a semiconductor wafer (16), the multi-layer structure including a buried etch-stop layer therein (28b), defines the source (18), gate (22), and drain (20) elements and their geometry relative to each other and to interconnects. Polysilicon plug (40, 46) contacts through slots in the multi-structure layer permit vertical contact to be made to the various elements. Silicidation (56) of the polysilicon plugs reduces series resistance in the vertical direction and permits strapping of N+ and p+ polysilicon plugs.

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