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81. 发明公开

EP1446910A1 PHASE ADJUSTMENT APPARATUS AND METHOD FOR A MEMORY DEVICE SIGNALING SYSTEM 有权
标题翻译：移相器和方法内存模块信令系统
公开(公告)号：EP1446910A1
公开(公告)日：2004-08-18
申请号：EP02802180.6
申请日：2002-10-22
申请人： Rambus Inc.
发明人： HAMPEL, Craig, E. , PEREGO, Richard, E. , SIDIROPOULOS, Stephanos, S. , TSERN, Ely, K. , WARE, Fredrick, A.
IPC分类号： H04L5/16 , G06F1/04
CPC分类号： G11C11/4076 , G06F3/061 , G06F3/0629 , G06F3/0671 , G06F12/0246 , G11C7/10 , G11C7/1051 , G11C7/106 , G11C7/1066 , G11C7/1078 , G11C7/1087 , G11C7/22 , G11C7/222 , G11C11/40611 , G11C11/4072 , G11C11/4078 , G11C11/4093 , G11C21/00 , G11C2207/2254 , H04L7/0025 , H04L7/0079 , H04L7/0091
摘要： A memory system includes a memory controller and a memory component coupled to each other. The memory controller includes an interface to receive a first signal and a second signal from the memory component, wherein the first signal comprises a first symbol and the second signal comprises a second symbol. A first circuit of the memory controller receives the first signal by sampling the first symbol using a first timing offset relative to a reference clock signal, and a second circuit of the memory controller receives the second signal by sampling the second symbol using a second timing offset relative to the reference clock signal. The first timing offset is independent of the second timing offset.

82. 发明授权

EP1287529B8 MULTI-GENERATOR, PARTIAL ARRAY Vt, TRACKING SYSTEM TO IMPROVE ARRAY RETENTION TIME 有权
标题翻译： MULTI发生器，部分MATRIXSCHWELLSPANNUNGSVERFOLGSSYSTEM提高数据有效期限存储矩阵
公开(公告)号：EP1287529B8
公开(公告)日：2004-05-19
申请号：EP01939592.0
申请日：2001-05-25
申请人： Infineon Technologies AG , International Business Machines Corporation
发明人： ELLIS, Wayne F. , LI, Yujun , HSU, Louis, L. , WEINFURTNER, Oliver , JI, Brian, L.
IPC分类号： G11C5/14
CPC分类号： G11C8/08 , G11C5/146 , G11C5/147 , G11C11/4074 , G11C11/4078 , G11C2207/104
摘要： Improved transistor array device performance is obtained by use of bias voltage regulation which tracks with a fraction of a monitor transistor threshold voltage. The circuitry and methods are especially useful for improving the performance of transistor array devices such as DRAM and embedded DRAM. These benefits are obtained especially when at least two bias voltages normally supplied to the array are regulated by tracking with a fraction of an actual threshold voltage of at least one monitor transistor. Performance improvements include improved reliability, wider operational bias conditions, reduced power consumption and (in the case of memory cells) improved retention time.

83. 发明公开

EP1267354A2 Semiconductor memory device, method for controlling same, and electronic information apparatus 审中-公开
标题翻译： Halbleiterspeicheranordnung，Steuerungsvefahren dazu und elektronisches Informationsapparat
公开(公告)号：EP1267354A2
公开(公告)日：2002-12-18
申请号：EP02254130.4
申请日：2002-06-13
申请人： Sharp Kabushiki Kaisha
发明人： Miyamoto, Yasuo , Takata, Hidekazu
IPC分类号： G11C11/406 , G11C11/4078
CPC分类号： G11C11/406 , G11C11/4078
摘要： A semiconductor memory device of the present invention includes: a time measurement section for measuring a critical amount of time for the memory cells to hold data; a plurality of memory circuits each storing refresh information which indicates that a corresponding memory bank is refreshed; a refresh address designation section for designating a refresh address in the corresponding memory bank; and a refresh control section for controlling the refresh operation with respect to each of the memory banks according to the designated refresh address and determining an unrefreshed memory bank based on the refresh information so as to perform the refresh operation with respect to the determined unrefreshed memory bank.
摘要翻译：本发明的半导体存储器件包括：时间测量部分，用于测量存储器单元保持数据的临界时间量; 每个存储指示对应的存储体被刷新的刷新信息的多个存储电路; 刷新地址指定部分，用于指定相应存储体中的刷新地址; 以及刷新控制部分，用于根据指定的刷新地址控制相对于每个存储器组的刷新操作，并且基于刷新信息确定未刷新的存储体，以便相对于所确定的未刷新存储体执行刷新操作。

84. 发明公开

EP1122740A1 Integrierter Halbleiterspeicher und Verfahren zum Rücksetzen von Speicherzellen eines integrierten Halbleiterspeichers 审中-公开
标题翻译：集成半导体存储器和方法，用于复位的集成半导体存储器的存储单元，
公开(公告)号：EP1122740A1
公开(公告)日：2001-08-08
申请号：EP00102472.8
申请日：2000-02-04
申请人： Infineon Technologies AG
发明人： Gammel, Bernd , Kniffler, Oliver , Schögler, Werner
IPC分类号： G11C7/20 , G11C7/24
CPC分类号： G06K19/073 , G11C7/20 , G11C7/24 , G11C8/12 , G11C11/4078
摘要： Ein integrierter Halbleiterspeicher mit Speicherzellen (MC) in einem Speicherzellenfeld (1) weist einen Decoder (2) zur Auswahl einer der Speicherzellen (MC) und eine Steuerungsschaltung (3) auf, die mit dem Speicherzellenfeld (1) und dem Decoder (2) verbunden ist. Die Speicherzellen (MC) sind zu einzelnen Einheiten (4) zusammengefaßt, wobei durch die Steuerungsschaltung (3) und den Decoder (2) ein paralleles Rücksetzen der Speicherzellen (MC) innerhalb der Einheiten (4) mit einem vorgegebenen Datensignal (DA) und ein sequentielles Rücksetzen der einzelnen Einheiten (4) mit dem vorgegebenen Datensignal (DA) durchgeführt wird. Die Detektierbarkeit eines beim Rücksetzen entstehenden Stromprofils ist dadurch eingeschränkt, wodurch die Datensicherheit des Halbleiterspeichers gegenüber Angriffen verbessert ist.
摘要翻译：本发明涉及一种设置有在存储器单元字段（1）的存储单元（MC）集成半导体存储器。所述集成半导体存储器包括一个解码器（2），用于选择的存储单元（MC）中的一个，并且包括一个控制电路（3）所有连接到该存储单元字段（1）和所述解码器（2）。。根据本发明，所述存储单元（MC）被组合以形成单个的单元（4），其中，所述控制电路（3）和解码器（2）并行复位的存储器单元（MC），使用（4）的单元内给定的数据信号（DA）中，依次用复位所述数据信号（DA）各个单元（4）。其结果是，的电流分布的结果可检测性没有复位期间是有限的，由此相对于攻击提高半导体存储器的数据的完整性。

85. 发明公开

EP0013523A1 Procédé d'inscription d'un caractère témoin dans une mémoire à stockage de charges électriques et dispositif obtenu par ce procédé 失效
标题翻译：一种用于在对通过该方法和装置产生的电的电荷的存储写入的导频符号的方法。
公开(公告)号：EP0013523A1
公开(公告)日：1980-07-23
申请号：EP79401040.5
申请日：1979-12-19
申请人： COMPAGNIE INTERNATIONALE POUR L'INFORMATIQUE CII - HONEYWELL BULL (dite CII-HB)
发明人： Mollier, Jean Henri
IPC分类号： G11C11/24 , G11C11/34
CPC分类号： G11C16/22 , G06F11/0763 , G11C7/24 , G11C11/406 , G11C11/4078
摘要： Le procédé consiste à partager l'espace de la mémoire (1) en au moins deux zones dont l'une est réservée au caractère témoin, (TEMOIN), les cellules à stockage de charge électrique de la zone témoin étant chargée d'une quantité d'électricité inférieure ou égale à celle définie pour l'écriture d'information dans l'autre zone puis à isoler la zone témoin des circuits d'écriture de la mémoire en interposant entre les moyens de commande de la mémoire et la mémoire des moyens (14,15) autorisant l'accès à la zone témoin seulement en lecture.
摘要翻译： 1.写一个标记字符到由细胞用于存储电荷形成的存储器（1）的方法，在没有它besteht，生产调度与所述存储器合作的电路的过程特点是，在将所述存储器空间分割成至少其中两个区域中的一个被用于接收一个标记字符，在充电用电力的所有的量是小于或等于没有用于二进制数据写入其他区域或形成所述标记区域的细胞用于电荷存储的特定数区域，则在由存储器控制装置和存储器求平均值，以授权在写入访问标记字符在读取模式和防止所述访问之间插入隔离分配给从写电路的存储器中的标记字符的区域模式。

86. 发明专利

JPWO2013002239A1 機器固有情報生成装置と機器固有情報生成方法、端末機器および認証システム有权
标题翻译：特定于设备的信息产生设备和所述设备特定的信息生成方法，终端设备和认证系统
公开(公告)号：JPWO2013002239A1
公开(公告)日：2015-02-23
申请号：JP2013522885
申请日：2012-06-27
申请人：日本電気株式会社
发明人：一彦峯松 , 一彦峯松 , 利彦岡村 , 利彦岡村 , 角尾　幸保 , 幸保角尾
IPC分类号： G06F21/44 , G11C11/406
CPC分类号： H04L63/08 , G06F21/30 , G11C11/406 , G11C11/4078 , G11C29/50012 , G11C29/50016 , G11C2029/4402 , G11C2029/5002 , G11C2211/4062 , G11C2211/4065
摘要： Dynamic Random Access Memory (DRAM)と、DRAMのリフレッシュ処理を停止することによって消失させる消失ビット数の範囲に関する情報を受け、消失ビット数の範囲を達成するようにリフレッシュ処理を停止する時間を制御するリフレッシュ制御部と、リフレッシュ処理の停止で発生した消失ビットの位置情報に基づき機器固有情報を生成する物理情報マッピング部とを備える。リフレッシュ制御部は設定された消失ビット数の範囲を達成するように現在の消失ビット数に基づいて前記リフレッシュ処理を停止する時間を修正することが望ましい。
摘要翻译：一种动态随机存取存储器（DRAM），通过停止清爽DRAM的过程中，其控制时间停止刷新过程来实现刷新的范围内丢失的比特数量的接收有关消除丢失的比特数的范围的信息和一个控制单元，以及用于基于由所述刷新处理的停止产生的丢失的比特的位置信息的特定于设备的信息的物理信息映射单元。刷新控制器可能需要修改时，停止基于丢失的比特的当前数目的刷新进程来实现的范围内设定所丢失的比特的数目。

87. 发明专利

JP5189238B2 Synchronous data writing on a high-speed memory bus 有权
公开(公告)号：JP5189238B2
公开(公告)日：2013-04-24
申请号：JP2002521301
申请日：2001-08-21
申请人：ラウンドロックリサーチ、エルエルシー
发明人：キースブレント , ジョンソンブライアン
IPC分类号： G11C11/401 , G11C11/407 , G06F12/00 , G06F13/16 , G11C7/10 , G11C7/22 , G11C11/4076
CPC分类号： G11C7/1084 , G11C7/1072 , G11C7/1078 , G11C7/22 , G11C7/24 , G11C8/20 , G11C11/4076 , G11C11/4078 , G11C16/22

88. 发明专利

JP2006209371A Controller 审中-公开
标题翻译： CONTROLLER
公开(公告)号：JP2006209371A
公开(公告)日：2006-08-10
申请号：JP2005019056
申请日：2005-01-27
申请人： Toshiba Corp , 株式会社東芝
发明人： OTSUKA EIJI
IPC分类号： G06F12/14
CPC分类号： G06F12/1433 , G11C11/4078
摘要： PROBLEM TO BE SOLVED: To provide a controller preventing the erroneous operation of a CPU due to the rewriting of an operation program in an RAM, and preventing the input of a command to control the RAM from being suppressed.
SOLUTION: A comparator circuit 51 judges whether to execute writing protection to an SDRAM 40 from an address signal and a control signal. When it is judged that the writing protection should be executed by the comparator circuit 51, the result is outputted to a gate circuit 52 as a WPACC signal 414. When the WPACC signal 41 is active, a gate circuit 52 compulsorily makes active a DQMB signal 412. Thus, it is possible to prevent data from being written in the SDRAM 40, and to input a command to control the SDRAM 40.
COPYRIGHT: (C)2006,JPO&NCIPI
摘要翻译：要解决的问题：提供一种控制器，其防止由于RAM中的操作程序的重写而导致的CPU的错误操作，并且防止输入控制RAM的命令被抑制。解决方案：比较器电路51从地址信号和控制信号判断是否对SDRAM40执行写保护。当判断为由比较器电路51执行写入保护时，将结果作为WPACC信号414输出到门电路52.当WPACC信号41有效时，门电路52强制地产生DQMB信号因此，可以防止将数据写入SDRAM 40，并输入控制SDRAM 40的命令。（C）2006年，JPO和NCIPI

89. 发明专利

JP2003296201A Memory backup controller 有权
标题翻译：内存备份控制器
公开(公告)号：JP2003296201A
公开(公告)日：2003-10-17
申请号：JP2002104319
申请日：2002-04-05
申请人： Mitsubishi Electric Corp , 三菱電機株式会社
发明人： YOKOYAMA CHIKARA , HIKASA KYOJI , OTSUKA KAZUNOBU
IPC分类号： G06F1/26 , G06F12/00 , G06F12/16 , G11C7/20 , G11C7/22 , G11C7/24 , G11C11/406 , G11C11/4072 , G11C11/4078
CPC分类号： G11C11/4072 , G11C7/20 , G11C7/22 , G11C7/24 , G11C11/406 , G11C11/4078 , G11C2207/2227
摘要： PROBLEM TO BE SOLVED: To obtain a memory backup controller which is reducible in current consumption when a memory is not in operation by providing a non-setting mode for the memory and then supplying no current in the non-setting mode. SOLUTION: An SDRAM 6 is provided with the non-setting mode and in the non-setting mode wherein the SDRAM 6 is not in operation, the power supply from a backup power source 4 is stopped to suppress an increase in current consumption by the power supply from the backup power source 4 in the non-setting mode of the SDRAM 6; and a function by a backup microcomputer is actualized with hardware circuit constitution without depending upon the backup microcomputer. COPYRIGHT: (C)2004,JPO
摘要翻译：要解决的问题：为了获得一种存储器备用控制器，当存储器不工作时，通过为存储器提供非设置模式，然后在非设置模式中不提供任何电流，可以减少电流消耗。解决方案：SDRAM 6具有非设置模式，并且在SDRAM 6不工作的非设置模式中，来自备用电源4的电源被停止以抑制电流消耗的增加通过来自备用电源4的电源在SDRAM 6的非设定模式中; 通过备用微型计算机的功能是用硬件电路构成实现的，而不依赖于备用微型计算机。版权所有（C）2004，JPO

90. 发明专利

JP2003007054A Semiconductor memory 审中-公开
标题翻译：半导体存储器
公开(公告)号：JP2003007054A
公开(公告)日：2003-01-10
申请号：JP2001182452
申请日：2001-06-15
申请人： Sharp Corp , シャープ株式会社
发明人： MIYAMOTO HIROO , TAKADA SHIGEKAZU
IPC分类号： G11C7/00 , G11C11/403 , G11C11/406 , G11C11/4078
CPC分类号： G11C11/406 , G11C11/4078
摘要： PROBLEM TO BE SOLVED: To reduce output frequency of time-out signals for prohibiting memory access and performing refresh-operation and to reduce current consumption without increasing circuit scale.
SOLUTION: This device has not many refresh-timers for each divided memory banks 2A-2D, but has only one refresh-timer 3, instead of that, as the device has only storage circuits 5A-5D storing whether refreshing is performed or not for each memory banks 2A-2D and refresh address and normal access (read/ write operation by a control signal from the outside) address adjusting circuits 6A-6D, even if a memory block 2 is divided into many memory banks 2A-2D being more than conventional one, increasing largely circuit scale by many refresh-timers as conventional one and making it complex and large scale are prevented.
COPYRIGHT: (C)2003,JPO
摘要翻译：要解决的问题：为了减少用于禁止存储器访问和执行刷新操作的超时信号的输出频率，并且在不增加电路规模的情况下降低电流消耗。解决方案：该设备对于每个划分的存储体2A-2D没有多少刷新定时器，但是仅具有一个刷新定时器3，而不是由于器件仅具有存储是否执行刷新的存储电路5A-5D的存储电路每个存储体2A-2D和刷新地址和正常访问（来自外部的控制信号的读/写操作）地址调整电路6A-6D，即使存储块2被划分成多个存储体2A-2D大于常规的，通过许多刷新定时器大大地增加电路规模，并且使其复杂并且防止大规模化。

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