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    • 85. 发明申请
      US20090015552A1 Operation system, pointing device for 3-dimensional operations, and operation method 审中-公开
    • Operation system, pointing device for 3-dimensional operations, and operation method
    • 操作系统，三维操作指点装置及操作方法
    • US20090015552A1
    • 2009-01-15
    • US12156246
    • 2008-05-30
    • Kenichi Kawasaki , Masayuki Tanaka
    • Kenichi Kawasaki , Masayuki Tanaka
    • G06F3/033
    • G06F3/0346
    • An operation system used for operating a pointer on a display screen includes a first transmitting section, a first receiving section, a measuring section, and an outputting section. The first transmitting section transmits radio waves of a millimeter band. The first receiving section receives the radio waves transmitted from the first transmitting section, a distance between the first transmitting section and the first receiving section being changeable. The measuring section measures an amplitude of the radio waves received by the first receiving section. The outputting section outputs an operation signal for executing an operation of the pointer on the display screen in a depth direction in accordance with a change of the amplitude of the radio waves measured by the measuring section.
    • 用于在显示屏幕上操作指针的操作系统包括第一发送部分，第一接收部分，测量部分和输出部分。 第一发送部发送毫米波段的无线电波。 第一接收部分接收从第一发送部分发送的无线电波，第一发送部分和第一接收部分之间的距离是可变的。 测量部分测量由第一接收部分接收的无线电波的幅度。 输出部根据由测量部测量的无线电波的振幅的变化，在深度方向上输出用于执行指示器的操作的操作信号。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 87. 发明授权
      US07298188B2 Timing adjustment circuit and memory controller 有权
    • Timing adjustment circuit and memory controller
    • 定时调整电路和存储控制器
    • US07298188B2
    • 2007-11-20
    • US11020418
    • 2004-12-27
    • Kenichi Kawasaki
    • Kenichi Kawasaki
    • H03L7/00
    • H03L7/08 , G06F13/1689 , H03L7/0812
    • A circuit for timing adjustment includes a PLL circuit configured to generate a phase-adjusted clock signal in response to phase comparison between an input clock signal and a delayed clock signal, a feedback path configured to delay the phase-adjusted clock signal for provision as the delayed clock signal to the PLL circuit, a first timing correction circuit configured to add a predetermined delay time to the feedback path, an output data circuit configured to supply output data at first timing responsive to the phase-adjusted clock signal, a second timing correction circuit configured to delay the first timing by the predetermined delay time to generate second timing different from the first timing, and an input data circuit configured to latch input data at the second timing.
    • 用于定时调整的电路包括PLL电路，其被配置为响应于输入时钟信号和延迟的时钟信号之间的相位比较而产生相位调整的时钟信号，反馈路径被配置为将相位调整的时钟信号延迟以作为 延迟时钟信号到PLL电路，第一定时校正电路，被配置为向反馈路径添加预定的延迟时间;输出数据电路，被配置为响应于相位调整的时钟信号在第一定时提供输出数据，第二定时校正 电路，被配置为将所述第一定时延迟预定延迟时间以产生与所述第一定时不同的第二定时;以及输入数据电路，被配置为在所述第二定时锁存输入数据。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 88. 发明申请
      US20050242850A1 Timing adjustment circuit and memory controller 有权
    • Timing adjustment circuit and memory controller
    • 定时调整电路和存储控制器
    • US20050242850A1
    • 2005-11-03
    • US11020418
    • 2004-12-27
    • Kenichi Kawasaki
    • Kenichi Kawasaki
    • G06F13/16 , H03L7/06 , H03L7/08 , H03L7/081
    • H03L7/08 , G06F13/1689 , H03L7/0812
    • A circuit for timing adjustment includes a PLL circuit configured to generate a phase-adjusted clock signal in response to phase comparison between an input clock signal and a delayed clock signal, a feedback path configured to delay the phase-adjusted clock signal for provision as the delayed clock signal to the PLL circuit, a first timing correction circuit configured to add a predetermined delay time to the feedback path, an output data circuit configured to supply output data at first timing responsive to the phase-adjusted clock signal, a second timing correction circuit configured to delay the first timing by the predetermined delay time to generate second timing different from the first timing, and an input data circuit configured to latch input data at the second timing.
    • 用于定时调整的电路包括PLL电路，其被配置为响应于输入时钟信号和延迟的时钟信号之间的相位比较而产生相位调整的时钟信号，反馈路径被配置为将相位调整的时钟信号延迟以作为 延迟时钟信号到PLL电路，第一定时校正电路，被配置为向反馈路径添加预定的延迟时间;输出数据电路，被配置为响应于相位调整的时钟信号在第一定时提供输出数据，第二定时校正 电路，被配置为将所述第一定时延迟预定延迟时间以产生与所述第一定时不同的第二定时;以及输入数据电路，被配置为在所述第二定时锁存输入数据。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 89. 发明申请
      US20050176416A1 Systems and methods for communicating with multiple devices 失效
    • Systems and methods for communicating with multiple devices
    • 用于与多个设备通信的系统和方法
    • US20050176416A1
    • 2005-08-11
    • US10921623
    • 2004-08-18
    • David Desch , Kenichi Kawasaki
    • David Desch , Kenichi Kawasaki
    • H04L12/28 , H04L29/06 , H04W12/02 , H04W16/14 , H04Q7/20
    • H04W16/14 , H04L63/10 , H04M1/7253 , H04W12/08
    • Disclosed are systems and methods for communicating with multiple devices. In one embodiment, a plurality of wireless devices in close proximity are able to transmit data at a high rate using a secure connection. While in one embodiment this data is transmitted using a high speed, directional signal at a 60 GHz frequency. In a further embodiment, data is transmitted at a 60 GHz frequency between a personal computing device and a plurality of consumer electronic devices that are in relative close proximity to one another. The directional nature of this high frequency signal permits a large number of devices in a close proximity to communicate without interfering with each other. Moreover, the directional nature of such a high frequency signal provides added communications security since the receiver will typically be in the line of sight of the transmitter.
    • 公开了用于与多个设备进行通信的系统和方法。 在一个实施例中，紧邻的多个无线设备能够使用安全连接以高速率发送数据。 而在一个实施例中，使用60GHz频率的高速度定向信号来发送该数据。 在另一个实施例中，在个人计算设备和彼此相对靠近的多个消费电子设备之间以60GHz频率发送数据。 这种高频信号的方向特性允许大量的设备紧密地通信而不会彼此干扰。 此外，这种高频信号的定向特性提供了附加的通信安全性，因为接收机通常将处于发射机的视线中。
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