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61. 发明申请

WO2006081150A9 SYSTEM AND METHOD FOR PERFORMING CONCATENATION OF DIVERSELY ROUTED CHANNELS 审中-公开
标题翻译：用于执行多径路由通道的系统和方法
公开(公告)号：WO2006081150A9
公开(公告)日：2008-01-17
申请号：PCT/US2006002144
申请日：2006-01-20
申请人： RAZA MICROELECTRONICS INC , NARVAEZ PAOLO , BOG MURAT
发明人： NARVAEZ PAOLO , BOG MURAT
IPC分类号： G11C16/04 , G11C11/34
CPC分类号： H04L49/552 , H04J3/062 , H04J3/12 , H04J3/1611 , H04J3/1617 , H04J2203/0069 , H04J2203/0085 , H04J2203/0094 , H04L12/54 , H04L49/351
摘要： A system and method are provided for performing Local Centre Authorization Service (LCAS) in a network system, the system having a data aligner configured to align bytes of input data according to groups of members. The system also including an LCAS control manager configured to generate de- sequencing control commands in response to data input from the data aligner. The system further including a de-sequencer configured to de-sequence the input data input from the data aligner according to de- sequencing control commands received from the LCAS control manager.
摘要翻译：提供了一种用于在网络系统中执行本地中心授权服务（LCAS）的系统和方法，该系统具有数据对准器，其被配置为根据成员组来对齐输入数据的字节。该系统还包括LCAS控制管理器，其被配置为响应于来自数据对准器的数据输入而生成去排序控制命令。该系统进一步包括解调器，其被配置为根据从LCAS控制管理器接收的解码控制命令来对从数据对准器输入的输入数据进行解调。

62. 发明申请

WO2007115626A1 SYNCHRONISIERANORDNUNG FÜR DIE HOCHFREQUENZ-SENDER EINES GLEICHWELLEN-NETZES 审中-公开
标题翻译：同步器对于同一个波浪网高频率信道
公开(公告)号：WO2007115626A1
公开(公告)日：2007-10-18
申请号：PCT/EP2007/002099
申请日：2007-03-09
申请人： ROHDE & SCHWARZ GMBH & CO. KG , HEINEMANN, Cornelius , BÖHM, Wolfgang
发明人： HEINEMANN, Cornelius , BÖHM, Wolfgang
IPC分类号： H04H3/00 , H03L7/00
CPC分类号： H04H20/20 , H03L7/00 , H04H20/67 , H04J3/062
摘要： Zum Synchronisieren des Aussendezeitpunktes des digitalen Datenstromes in den einzelnen nach dem ATSC-Standard arbeitenden und jeweils auf gleicher Frequenz gleiche Daten sendenden Hochfrequenz -Sendern eines Gleichwellen-Netzes wird zunächst in einer Zentrale (Z) ein digitaler Datenstrom (TS) in Form von periodisch aufeinanderfolgenden Datenrahmen erzeugt und den einzelnen Sendern (S1 - SX) zugeführt. In den Sendern (S1 - SX) wird dann der Soll-Aussendezeitpunkt aus einem in der Zentrale (Z) in die Datenrahmen eingesetzten Synchronisier-Zeitstempel sowie einer sowohl in der Zentrale (Z) als auch in den Sendern (S1 - SX) benutzten Zeitreferenz berechnet. Die Aussendung der Datenrahmen am Ausgang (A) der Sender (S1 - SX) wird dabei durch einen in den Sendern erzeugten Systemtakt (7) bestimmt. In jedem Sender (S1 - SX) wird außerdem der Soll-Aussendezeitpunkt mit dem durch den Systemtakt bestimmten Ist-Aussendezeitpunkt der Datenrahmen am Ausgang (A) der Sender verglichen und in Abhängigkeit davon mittels eines Regelkreises die Taktfrequenz des Taktgenerators (7) so geregelt, dass der durch den Systemtakt bestimmte Ist-Aussendezeitpunkt mit dem berechneten Soll-Aussendezeitpunkt übereinstimmt.
摘要翻译：用于同步Aussendezeitpunktes在每个根据ATSC标准操作，并且在相同频率上在每种情况下发送，相同的数据的高频联播网络的-Sendern数字数据流最初在中央单元（Z）是在周期性地连续的形式的数字数据流（TS）生成数据帧和各个发射机（S1 - SX）提供。然后从在中心站（Z）到数据帧中使用同步时间戳和井在中心（Z），并在信道设定的发送时间 - 在发射机（SX S1）（S1 - SX）中使用的时间基准计算。数据帧中的站（S1 - SX）的输出（A）的传输是在发射机这里确定由产生的系统时钟（7）。在每个发射器（S1 - SX）是还与由数据帧的系统时钟实际传输时间在比较和其通过控制回路的装置作为一个功能来控制发射机的输出（A）中确定的目标的传输时间，时钟发生器的时钟频率（7）以这样的方式由系统时钟实际传输时间所确定的与计算出的目标的传输时间一致。

63. 发明申请

WO2005036781A1 APPARATUS AND METHOD FOR CARRYING OUT INTEGRATION OF MULTI-PORTS TRAFFICS 审中-公开
公开(公告)号：WO2005036781A1
公开(公告)日：2005-04-21
申请号：PCT/CN2004/000896
申请日：2004-08-04
IPC分类号： H04B10/00
CPC分类号： H04J14/02 , H04J3/062 , H04J3/1617
摘要： The present invention discloses an apparatus and method for carrying out integration of multi-ports traffics. The apparatus comprises: at least a clock data restoring module; an enclosure module; a mapping module; a de-mapping module; and a de-enclosure module. And the apparatus further comprises a branch clock generation and adjusting section, for determining information on transmitting clock frequency of a de-enclosured traffic data and adjusting a local branch clock frequency based on said transmitting clock frequency information. The method according to the present invention comprises the steps of: extracting information on transmitting clock frequency from the traffic data; enclosuring the traffic data transparently; mapping and transmitting the enclosured traffic data; upon receiving the data packet, de-mapping the data packet; de-enclosuring the de-mapping and transmitting the enclosured traffic data and adjusting a local branch clock frequency based on said transmitting clock frequency information; and receiving the branch traffic data according to the adjusted local branch clock frequency.

64. 发明申请

WO02060101A3 METHOD AND APPARATUS FOR DATA ALIGNMENT 审中-公开
标题翻译：数据对齐的方法和装置
公开(公告)号：WO02060101A3
公开(公告)日：2003-09-18
申请号：PCT/US0202255
申请日：2002-01-25
申请人： INFINEON TECHNOLOGIES CATAMARA
发明人： BHARDWAJ SANJAY
IPC分类号： G06F11/10 , H04J3/00 , H04J3/04 , H04J3/06 , H04J3/16 , H04L12/861 , G06F13/40 , H04L12/00 , H04Q11/04
CPC分类号： H04L49/9094 , H04J3/047 , H04J3/0608 , H04J3/062 , H04J3/1617 , H04L49/90
摘要： A scheme is described for distributing data operations on an irregular data stream over multiple stages (404, 406, 704, 706) of a data aligner (400, 700) to generate a regular data stream having continuous filled byte positions. In one particular embodiment, the number of unaligned data scenarios may be reduced through the use of data stream element mapping. A complex data stream may be mapped (835) onto a simple data stream with only the addition of multiplexers (460, 470, 760, 770, 775) and simple logic to the data aligner. The implementation in network protocol related hardware, where a data stream is encoded and decoded for error detection and correction, may lead to a faster and more efficient pipelined design of checkers and generators, thereby, making them more desirable for higher frequency and higher bandwidth designs.
摘要翻译：描述了用于在数据对准器（400,700）的多个级（404,406,704,706）上的不规则数据流上分布数据操作以生成具有连续填充字节位置的规则数据流的方案。在一个特定实施例中，可以通过使用数据流元素映射来减少未对齐数据场景的数量。可以将复数数据流（835）映射（835）到简单的数据流上，只需要向数据对准器添加多路复用器（460,470,760,770,775）和简单的逻辑。网络协议相关硬件中的实现，其中数据流被编码和解码以用于错误检测和校正，可以导致更快更高效的流水线检测器和发生器设计，从而使它们对于更高频率和更高带宽设计更加期望。

65. 发明申请

WO2002060101A2 METHOD AND APPARATUS FOR DATA ALIGNMENT 审中-公开
标题翻译：数据对齐的方法和装置
公开(公告)号：WO2002060101A2
公开(公告)日：2002-08-01
申请号：PCT/US2002/002255
申请日：2002-01-25
申请人： INFINEON TECHNOLOGIES CATAMARAN, INC.
发明人： BHARDWAJ, Sanjay
IPC分类号： H04J3/04
CPC分类号： H04L49/9094 , H04J3/047 , H04J3/0608 , H04J3/062 , H04J3/1617 , H04L49/90
摘要： A scheme is described for distributing data operations on an irregular data stream over multiple stages (404, 406, 704, 706) of a data aligner (400, 700) to generate a regular data stream having continuous filled byte positions. In one particular embodiment, the number of unaligned data scenarios may be reduced through the use of data stream element mapping. A complex data stream may be mapped (835) onto a simple data stream with only the addition of multiplexers (460, 470, 760, 770, 775) and simple logic to the data aligner. The implementation in network protocol related hardware, where a data stream is encoded and decoded for error detection and correction, may lead to a faster and more efficient pipelined design of checkers and generators, thereby, making them more desirable for higher frequency and higher bandwidth designs.
摘要翻译：描述了用于在数据对准器（400,700）的多个级（404,406,704,706）上的不规则数据流上分布数据操作以生成具有连续填充字节位置的规则数据流的方案。在一个特定实施例中，可以通过使用数据流元素映射来减少未对齐数据场景的数量。可以将复数数据流（835）映射（835）到简单的数据流上，只需要向数据对准器添加多路复用器（460,470,760,770,775）和简单的逻辑。网络协议相关硬件中的实现，其中数据流被编码和解码以用于错误检测和校正，可以导致更快更高效的流水线检测器和发生器设计，从而使它们对于更高频率和更高带宽设计更加期望。

66. 发明申请

WO1996008868A2 DELAY UNIT AND TRANSMISSION SYSTEM USING SUCH A DELAY UNIT 审中-公开
标题翻译：延迟单元和使用这种延迟单元的传输系统
公开(公告)号：WO1996008868A2
公开(公告)日：1996-03-21
申请号：PCT/IB1995000739
申请日：1995-09-06
申请人： PHILIPS ELECTRONICS N.V. , PHILIPS NORDEN AB
发明人： PHILIPS ELECTRONICS N.V. , PHILIPS NORDEN AB , PENNING DE VRIES, Hendricus, Theodorus, Gerardus, Maria
IPC分类号： H03K05/14
CPC分类号： H03K5/14 , H03K5/131 , H03K2005/0026 , H04J3/062
摘要： In a delay element (2) according to the prior art, comprising a FIFO (2) it is only possible to obtain a delay value which is equal to an integer number of symbol periods. By using a phase shifter (8) for obtaining an arbitrary phase shift between a write control signal controlling a write operation of the FIFO memory and a read control signal controlling a read operation of the FIFO memory, a delay value being not an integer value of the symbol period can be obtained.
摘要翻译：在根据现有技术的延迟元件（2）中，包括FIFO（2），仅可获得等于整数个符号周期的延迟值。通过使用移相器（8）来获得控制FIFO存储器的写入操作的写入控制信号和控制FIFO存储器的读取操作的读取控制信号之间的任意相移，延迟值不是整数值可以获得符号周期。

67. 发明公开

KR1020120084623A 방송신호 발생기의 가변 비트율 제어 장치 无效
标题翻译：用于广播信号发生器的可变位速率控制装置
公开(公告)号：KR1020120084623A
公开(公告)日：2012-07-30
申请号：KR1020110006084
申请日：2011-01-20
申请人： (주)디티브이인터랙티브
发明人： 홍석진 , 오정근
IPC分类号： H04N7/24 , H04N7/12
CPC分类号： H04J3/073 , H04H20/30 , H04J3/062 , H04L1/0008
摘要： PURPOSE: A variable bit-rate control device for a broadcasting signal generator is provided to utilize a bandwidth allocated to a channel. CONSTITUTION: Variable bit rate broadcast data is generated from each encoder(101). A normalizing unit(120) readjusts the bit rate of the variable bit rate broadcast data. A monitoring-control unit(130) monitors the bit rate of the broadcast data inputted into a multiplexer(110) from each encoder. The monitoring-control unit monitors stuffing data rate of the broadcast data multiplexed by the multiplexer.
摘要翻译：目的：提供用于广播信号发生器的可变比特率控制装置以利用分配给信道的带宽。构成：从每个编码器（101）生成可变比特率广播数据。归一化单元（120）重新调整可变比特率广播数据的比特率。监视控制单元（130）监视从每个编码器输入到多路复用器（110）的广播数据的比特率。监视控制单元监视由多路复用器复用的广播数据的填充数据速率。

68. 发明公开

KR1020090115116A 시분할 다중화 모드 하에서 데이터를 전송하는 방법 및 시스템 有权
标题翻译：用于在TDM模式下发送数据的方法和系统
公开(公告)号：KR1020090115116A
公开(公告)日：2009-11-04
申请号：KR1020097012772
申请日：2007-11-21
申请人： 차이나 아카데미 오브 텔레커뮤니케이션즈 테크놀로지
发明人： 구오창왕 , 리준
IPC分类号： H04J3/00 , H04L29/02
CPC分类号： H04J3/1605 , H04J3/062 , H04J3/12 , H04L49/901
摘要： A method for transmitting data in TDM mode is provided to solve the problem in the prior art that the data processing between a transmitter side and a receiver side could not be real time and the delay time during data transmitting would be longer. The method comprises: packaging TIME DIVISION MULTIPLEXING (TDM) frame head information and data to be sent into a TDM frame at a transmitter side, and transmitting the TDM frame to a receiver side; receiving the TDM frame at the receiver side. With the solution according to the present invention, it is possible to perform real time data processing between the transmitter side and the receiver side and shorten the delay time during data transmitting.
摘要翻译：提供了一种以TDM模式发送数据的方法，以解决现有技术中发射机侧和接收机侧之间的数据处理不能实时且数据发送期间的延迟时间更长的问题。该方法包括：将时分多路复用（TDM）帧头信息和要发送到发送机侧的TDM帧的数据进行包装，并将TDM帧发送到接收机侧; 在接收机侧接收TDM帧。利用根据本发明的解决方案，可以在发送机侧和接收机侧之间执行实时数据处理，并缩短数据发送期间的延迟时间。

69. 发明授权

KR100684245B1 데이터 전송 제어기 및 샘플링 주파수 변환기 失效
标题翻译：数据传输控制器和采样频率转换器
公开(公告)号：KR100684245B1
公开(公告)日：2007-02-22
申请号：KR1020060017749
申请日：2006-02-23
申请人： 야마하 가부시키가이샤
发明人： 모찌즈끼다까요시 , 니시오까나오또시
IPC分类号： H03H17/00
CPC分类号： H04H20/95 , G06F5/12 , G06F2205/061 , H04J3/062 , H04L7/0041 , H04L7/005
摘要： 데이터 전송 제어기 장치에 있어서, FIFO(First-in First-out) 기억장치는, 기입 요구 신호에 응답하여 새로 입력된 데이터를 기억하고, 판독 요구 신호에 응답하여 최초 기억된 기억 데이터를 판독하여 출력한다. 잔존 데이터량 검출부는 FIFO 기억장치 내에 잔존하는 기억 데이터의 잔존 데이터량을 검출한다. 가변 주파수 발진부는, 기입 요구 신호 또는 판독 요구 신호의 생성을 허가하기 위해, 주파수 제어 정보에 따른 시간 레이트(time rate)로 인에이블 신호를 생성한다. 주파수 제어부는, 잔존 데이터량 검출부에 의해 검출된 잔존 데이터량이 적정값에서 상한값 쪽으로 변하거나 적정값에서 하한값 쪽으로 변하는 경우, 잔존 데이터량을 적정값으로 복귀시키기 위해, 주파수 제어 정보를 수정한다.
데이터 전송, 제어기, FIFO, 기입 요구 신호, 잔존 데이터량

70. 发明授权

KR100152396B1 피씨엠 데이타 지연회로 失效
标题翻译： PCM数据延迟电路
公开(公告)号：KR100152396B1
公开(公告)日：1998-11-02
申请号：KR1019950038766
申请日：1995-10-31
申请人： 한국전자통신연구원
发明人： 오돈성 , 신동진 , 이영대
IPC分类号： H04B7/005
CPC分类号： H04J3/062
摘要： 본 발명은 PCM 데이타를 메모리에 일시 저장하였다가 일정한 시간후에 다시 읽어들여 출력함으로써 PCM 데이타를 시간적으로 지연시키는 PCM 데이타 지연회로에 관한 것이다.
본 발명은 타임 스위치장치로 부터 수신된 직렬형태의 소정 채널의 PCM 데이타를 송수신하는 서브 하이웨이(SHW)송수신수단과, 서브 하이웨이 송수신수단을 통해 수신된 직렬형태의 PCM 데이타를 제공하는 동작클럭에 따라 메모리에 저장하기 위해 소정 비트의 병렬 데이타로 변환하거나 메모리에 저장된 병렬형태의 PCM 데이타를 직렬로 변환하는 직/병렬 및 병/직렬 변환수단과, 직/병렬 및 병/직렬 변환수단을 통해 변환된 PCM 데이타를 일시 저장하기 위한 메모리와, 초기 또는 동작중에 데이타의 지연시간을 설정하는 지연시간설정수단과, 서브 하이웨이 송수신수단으로 부터 공급되는 클럭 및 동기펄스에 따라 지연시간설정수단의 설정값과 메모리의 쓰기 어드레스를 비교하여, 메모리의 읽기 어드레스를 초기화하거나 메모리에 쓰기 또는 읽기 위한 � �드레스 및 액세스 제어신호를 제공하고, 직/병렬 및 병/직렬 변환수단에 동작클럭을 제공하는 비교 및 제어수단으로 구성되어 소정 채널의 PCM 데이타를 임의의 프레임 동안 지연시킬 수가 있는 것이다.

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