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51. 发明授权

KR100212148B1 테스트 모드시 내부 전원전압 클램프 회로 失效
标题翻译：内部电源电压钳位电路在测试模式下
公开(公告)号：KR100212148B1
公开(公告)日：1999-08-02
申请号：KR1019960048110
申请日：1996-10-24
申请人： 삼성전자주식회사
发明人： 남경우 , 경계현
IPC分类号： H03H2/00
摘要： 본 발명은 외부 전원전압을 입력하여 내부 전원전압을 발생하는 내부전원 발생수단; 테스트 모드에서 인에이블되어 상기 외부 전원전압과 상기 내부 전원전압을 비교하는 비교수단, 및 상기 비교수단의 출력에 응답하여 상기 내부 전원전압의 레벨이 상기 외부 전원전압보다 높을 경우에 상기 내부전원 발생수단의 출력전류를 방전시켜 내부 전원전압이 상기 외부 전원전압 이상으로 상승되는 것을 방지하는 클램프 수단을 구비하는 것을 특징으로 한다.
따라서, 본 발명에 의하면 반도체 메모리 장치의 여러 가지 테스트 과정에서 높은 전압과 온도를 가하게 될 경우에 공급되는 외부 전원전압으로 내부 전원전압을 만들어 사용하는 제품에서 공급되는 외부 전원전압이 높아짐에 따라 내주 전원전압도 따라서 높아지거나 내부 전원전압이 외부 전원전압보다 높은 경우에 발생할 수 있는 문제를 해결하여 반도체 메모리 장치의 테스트 과정에서 장치에 무리를 주지 않으면서 안정한 테스트가 가능하게 한다.

52. 发明公开

KR1019990048158A 반도체 메모리 장치 无效
公开(公告)号：KR1019990048158A
公开(公告)日：1999-07-05
申请号：KR1019970066774
申请日：1997-12-08
申请人： 삼성전자주식회사
发明人： 경계현 , 최석규
IPC分类号： G11C11/407
摘要： 복수의 입출력 센싱 증폭기들, 복수의 출력 파이프라인들, 및 복수의 입출력 버퍼 회로들을 구비하는 반도체 메모리 장치에 있어서, 복수의 입출력 센싱 증폭기들과 복수의 출력 파이프라인들 사이에 복수의 제 1 비교기들을 구비하고 또한 복수의 출력 파이프라인들과 복수의 입출력 버퍼 회로들 사이에 복수의 제 2 비교기들로써 구성되어 있는 비교기단을 구비하는 반도체 메모리 장치가 개시되어 있다. 복수의 제 1 비교기들은 각각, 다이렉트 엑세스 모드에서만 인에이블 되어, 복수의 입출력 센싱 증폭부들 중에서 해당되는 입출력 센싱 증폭부로부터 출력되어 해당되는 복수의 입출력 데이터 라인들을 통하여 전송되는 데이터들을 입력하여 이들을 비교하여 이들의 상태를 나타내는 신호를 출력한다. 복수의 제 2 비교기들은 각각, 다이렉트 엑세스 모드에서만 인에이블 되어, 복수의 출력 파이프라인들로부터 출력되는 데이터들 중에서 해당되는 데이터들을 입력하여 이들을 비교하여 해당되는 데이터들을 출력한다. 본 발명에 의하면, 테스트 모드, 즉 다이렉트 엑세스 모드에서 필요로 하는 입출력 핀들의 수를 줄일 수 있는 효과를 가진다.

53. 发明公开

KR1019990047221A 직접엑세스모드테스트제어회로를구비하는고속반도체메모리장치및테스트방법 失效
标题翻译：高速半导体存储器件和具有直接存取模式测试控制电路的测试方法
公开(公告)号：KR1019990047221A
公开(公告)日：1999-07-05
申请号：KR1019970065540
申请日：1997-12-03
申请人： 삼성전자주식회사
发明人： 윤순병 , 경계현
IPC分类号： G11C29/00 , G01R31/26 , H01L21/66
摘要： 직접엑세스 모드 테스트시, 별도의 클락신호없이 칼럼어드레스 스트로브 신호만을 이용하여 메모리 코아로부터의 데이터 독출이 가능한 고속 반도체 메모리장치가 개시된다. 상기 반도체 메모리장치는, 메모리셀 어레이와 주변회로를 포함하는 메모리 코아, 및 테스트 동작시, 외부에서 인가되는 칼럼어드레스 스트로브 신호의 연속적인 구동에 의하여 상기 메모리 코아로부터의 데이터 독출을 가능하게 하는 제어부를 구비하는 것을 특징으로 한다. 따라서 상기 반도체 메모리장치에서는 상기 클락신호를 인가하기 위한 별도의 클락핀이 필요없으므로, 동시에 테스트할 수 있는 반도체 메모리장치의 수가 증가되는 장점이 있다.

54. 发明公开

KR1019990040441A 테스트 타임이 감소되는 고속 반도체 메모리 장치의 입출력 회로 失效
标题翻译：高速半导体存储器件的输入/输出电路，缩短了测试时间
公开(公告)号：KR1019990040441A
公开(公告)日：1999-06-05
申请号：KR1019970060815
申请日：1997-11-18
申请人： 삼성전자주식회사
发明人： 김태현 , 경계현
IPC分类号： G11C7/00
摘要： 메모리(memory), 다수개의 패드(pad)들, 다수개의 입출력 장치들, 다수개의 데이터 버스(data bus)들 및 다수개의 멀티플렉서(Multiplexer)들을 구비하는 고속 반도체 메모리 장치가 개시된다. 상기 입출력 장치들은 상기 패드들에 전기적으로 각각 연결된다. 상기 데이터 버스들은 상기 패드들에 전기적으로 각각 연결된다. 상기 멀티플렉서들은 각각 상기 입출력 장치들 중 하나 및 상기 데이터 버스들에 전기적으로 연결되고, 상기 메모리를 테스트하는 직접 억세스 테스트 모드(Direct Access Test Mode)시에는 상기 데이터 버스들로부터 입력되는 데이터를 상기 메모리에 기입하고 노말 모드(Normal Mode)시에는 상기 입출력 장치들로부터 입력되는 데이터를 상기 메모리에 기입한다.

55. 发明授权

KR100165368B1 비대칭 어드레싱 구조를 갖는 반도체 메모리장치 失效
标题翻译：具有不对称寻址结构的半导体存储器件
公开(公告)号：KR100165368B1
公开(公告)日：1999-02-01
申请号：KR1019950054720
申请日：1995-12-22
申请人： 삼성전자주식회사
发明人： 유학수 , 경계현
IPC分类号： G11C11/41
摘要： 비대칭 어드레싱( Asymmetric Addressing ) 구조를 갖는 반도체 메모리장치가 포함되어 있다. 본 발명은 N개의 서브 메모리셀 어레이와 어드레스 입력수단을 갖는 반도체 메모리장치에 있어서, 상기 각각의 서브 메로리셀 어레이가 제1 데코딩 수단과 제2 데코딩수단을 갖고, 상기 어드레스 입력수단의 출력인 어드레스 신호가 제1 어드레스 그룹, 제2 어드레스 그룹 및 제3 어드레스 그룹으로 구분되고, 상기 제1 어드레스 그룹이 상기 N개의 서브 메모리셀 어레이중 일부 서브 메모리셀 어레이의 제1 데코딩 수단을 구동시키며 상기 제2 및 제3 어드레스 그룹이 상기 일부의 서브 메모리셀 어레이의 제2 데코딩 수단을 구동시키고, 상기 제2 어드레스 그룹이 상기 N개의 서브 메모리셀 어레이중 나머지의 서브 메모리셀 어레이의 제1 데코딩 수단을 구동시키며 상기 제1 및 제3 어드레스 그룹이 상기 나머지의 서브 메모리셀 어레이의 제2 데코딩 수단을 � ��동시키는 것을 특징으로 한다. 따라서 본 발명은, 크리티칼 패쓰가 어드레스 버퍼-프리데코더-버퍼-로우데코더 패쓰 하나이므로 제어를 쉽게 할 수 있으며, 상기 크리스칼 패쓰의 길이도 종래기술에 비해 짧으므로 엑세스 시간을 감소시킬 수 있다. 또한 중심부에서 프리데코딩을 하지 않았으므로 메탈 버스라인의 수를 줄일 수 있다.

56. 发明公开

KR1019970051252A 반도체 메모리 장치의 동기 미러 지연회로 失效
标题翻译：半导体存储器件的同步镜像延迟电路
公开(公告)号：KR1019970051252A
公开(公告)日：1997-07-29
申请号：KR1019950059444
申请日：1995-12-27
申请人： 삼성전자주식회사
发明人： 경계현 , 이정배
IPC分类号： G11C11/407
摘要： 칩 외부로부터 공급되는 시스템 클럭을 소정 버퍼링하여 소정 지연 출력하는 지연버퍼를 구비한 동기식 반도체 메모리 장치의 SMD회로 관한 것이다. 상기 SMD의 회로는 상기 외부 클럭을 소정 지연 출력하는 DMC와, 상기 DMC로부터 출력되는 클럭을 제1입력노드로 공급받아 미리 설정된 지연 길이 단위로 지연하여 출력하는 다수의 단위지연기들의 직렬 결합으로 구성되며 상기 다수의 단위지연기들의 각각의 제2입력노드로 공급되는 미러신호의 활성화에 응답하여 이에 대응하는 지연 길이로 입력되는 클럭을 지연하여 출력하는 FDA와, 제1입력노드로 공급되는 신호를 소정의 지연 길이 단위로 지연하여 출력하는 다수의 단위지연기들의 직렬 결합으로 구성되며 상기 다수의 단위 지연기들의 각각의 제2입력노드로 공급되는 미러신호의 활성화에 응답하여 이에 대응하는 지연 길이로 입력되는 신호를 지연하여 출력하는 BDA와, 상기 DMC지연기의 출력과 상기 FDA내의 I번째(여기서는 i는 정수) 단위지연기의 력과 i+1번째로 이웃하는 미러 게이트의 출력을 입력하며 그 출력은 i-1번째 미러 게이트의 입력과 N-i+1번째(여기서 N은 자연수) BDA내 단위지연기의 제2입력노드 및 i+1번째 FDA내 단위지연기의 제2입력노드에 접속된 다수의 미리 게이트로 구성된 MCC를 포함하여 구성함을 특징으로 하는 반도체 메모리 장치의 동기 미러 지연 회로.

57. 发明公开

KR1019970012721A 억세스 시간을 향상시킨 반도체 메모리장치 失效
标题翻译：具有改进的访问时间的半导体存储器件
公开(公告)号：KR1019970012721A
公开(公告)日：1997-03-29
申请号：KR1019950024716
申请日：1995-08-10
申请人： 삼성전자주식회사
发明人： 윤순병 , 경계현
IPC分类号： G11C11/407
摘要： 1. 청구 범위에 기재된 발명이 속한 기술분야
코아구조를 갖는 반도체 메모리장치의 분리 게이트 회로.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 반도체 메모리장치의 분리 게이트 제어 신호 ISOL, ISOR을 제어하는 방법을 달리하여 억세스 시간을 개선시킬 수 있는 반도체 메모리장치의 분리 게이트 제어 회로를 제공한다.
3. 발명의 해결방법의 요지
본 발명은 하나 이상의 메모리 쎌들을 포함하는 다수의 메모리 쎌 어레이 블럭과, 상기 메모리 쎌 어레이 블럭과 이웃하는 메모리 쎌 어레이 블럭내의 메모리 쎌에 접속된 다수의 비트선쌍을 구비한느 반도체 메모리 장치에 있어서, 상기 비트선쌍에 접속되어 소정의 제어신호를 입력으로 하여 상기 비트선쌍을 동일한 전압레벨로 일치시키는 다수의 이퀄라이즈 회로와, 상호 인접하는 상기 메모리 쎌 어레이 블럭 사이에서 서로 공유하도록 배치되며 센스앰프 비트선에 접속된 피형 센스앰프와 엔형 센스앰프로 구성된 다수의 센스앰프회로와, 소정의 제어신호를 입력으로 하여 상기 비트선과 상기 센스앰프 비트선을 분리시키는 다수의 분리 게이트 회로와, 상기 센스앰프 브트선과 입출력선에 접속되고 컬럼 선택 신호를 받아서 구동되는 다수의 컬 선택 게이트와, 상기 센스앰프의 구동신호가 인에이블시에는 선택된 상기 분리 게이트 회로를 턴 오프시키는 분리 게이트 제어 회로를 포함한다.
4. 발명의 중요한 용도
분리 게이트 회로를 가지는 반도체 메모리장치에 적합하게 사용된다.

58. 发明授权

KR101785446B1 메모리 시스템 및 이의 제어 방법 有权
标题翻译：存储器系统及其控制方法
公开(公告)号：KR101785446B1
公开(公告)日：2017-10-16
申请号：KR1020110017293
申请日：2011-02-25
申请人： 삼성전자주식회사
发明人： 김보근 , 경계현 , 정재용
IPC分类号： G11C7/22 , G11C8/18 , G11C7/10
摘要： 메모리시스템및 이의제어방법이개시된다. 본발명의실시예에따른메모리시스템은복수개의메모리장치들및 컨트롤러를구비하고, 상기메모리장치들은각각, 상기컨트롤러로부터수신되는프로세서클럭에응답하여, 상기프로세서클럭에동기되어내부클럭을생성하는내부클럭생성기; 및상기내부클럭에동기되어, 피크전류발생구간이수행되는메모리를구비하고, 상기메모리장치들중 적어도둘 이상의메모리장치는, 상기프로세서클럭의서로다른에지(edge)에서활성화되는내부클럭을생성한다.
摘要翻译：存储器系统及其控制方法被公开。根据本发明，在其内部的从控制器接收具有多个存储设备和所述控制器和所述存储器装置，分别响应于所述处理器时钟，同步于处理器时钟的一个实施例存储器系统产生内部时钟时钟发生器; 并生成同步于内部时钟的内部时钟，其峰值电流产生部进行的存储器，以及其中所述至少两个存储器设备的存储器设备，在所述处理器的时钟的不同边缘（边）激活。

59. 发明授权

KR100881189B1 취약 배선을 검출하기 위한 배선 검출 회로 有权
标题翻译：用于检测弱线的线路检测电路
公开(公告)号：KR100881189B1
公开(公告)日：2009-02-05
申请号：KR1020070019921
申请日：2007-02-27
申请人： 삼성전자주식회사
发明人： 서은성 , 경계현
IPC分类号： G11C29/00
摘要： 본 발명은 취약 배선을 검출하기 위한 배선 검출 회로에 대하여 개시된다. 배선 검출 회로는, 다수개의 배선들과 각 배선들의 일 측 끝 부분에 배치되고 다수개의 제어 신호들에 순차적으로 응답하여 대응되는 배선들을 제1 전압 또는 제2 전압으로 구동하는 제1 구동부들을 포함한다. 그리고 배선 검출 회로는, 각 배선들의 다른 일 측 끝 부분에 배치되고 스트레스 신호에 응답하여 배선들을 제2 전압으로 구동하는 제2 구동부를 포함한다. 배선 검출 회로는 순차적으로 발생되는 제어 신호들에 의해 배선들의 불량 여부를 스크린하기 때문에 취약한 배선의 검출이 용이하다. 또한 배선 검출 회로는 메탈 점퍼로 연결된 긴 배선에서 콘택 또는 비아홀들에 존재할 수 있는 불량 여부를 조기에 걸러낸다.
배선 검출 회로, 취약 배선, 스트레스, 제1 및 제2 구동부들, 제1 전원, 제2 전원, 제3 전원

60. 发明授权

KR100780942B1 신호 전송 장치 및 신호 전송 방법 失效
标题翻译：信号传输装置及其方法
公开(公告)号：KR100780942B1
公开(公告)日：2007-12-03
申请号：KR1020050078880
申请日：2005-08-26
申请人： 삼성전자주식회사
发明人： 경계현
IPC分类号： H04L29/10
CPC分类号： H04L25/0272 , H04L25/0276
摘要： 신호 전송 장치 및 신호 전송 방법이 개시된다. 본 발명의 실시예에 따른 신호 전송 장치는 전송라인들을 이용하여 차동 신호를 송수신하는 신호 전송 장치에 있어서 송신부 및 수신부를 구비한다. 송신부는 상기 전송라인들의 한쪽 단에 연결되며, 상기 차동 신호에 싱글 엔디드(single ended) 신호가 믹싱(mixing)된 믹싱 신호를 송신한다. 수신부는 상기 전송라인들의 다른 한쪽 단에 연결되며, 상기 믹싱 신호로부터 상기 차동 신호와 상기 싱글 엔디드 신호를 복원한다. 상기 싱글 엔디드 신호의 클럭 에지는 상기 차동 신호의 클럭 에지와 90도의 위상 차를 가진다. 본 발명에 따른 신호 전송 장치 및 신호 전송 방법은 두 개의 신호를 하나의 채널을 통하여 전송할 수 있으므로 회로 면적을 감소시킬 수 있는 장점이 있다.

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