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    • 42. 发明申请
      US20080191757A1 Delay locked loop circuit with duty cycle correction and method of controlling the same 失效
    • Delay locked loop circuit with duty cycle correction and method of controlling the same
    • 具有占空比校正的延迟锁定环路电路及其控制方法
    • US20080191757A1
    • 2008-08-14
    • US11878244
    • 2007-07-23
    • Hoon Choi
    • Hoon Choi
    • H03L7/085 , H03K5/05 , H03L7/08
    • H03K5/1565 , H03L7/0814 , H03L7/087
    • A delay locked loop block receives external clocks to generate first internal clocks including a reference clock. An internal delay unit delays the first internal clocks to output second internal clocks, which are fed back to the delay locked loop block. The delay locked loop block adjusts delay time of the delay unit according to a phase difference between each second internal clock and the reference clock so that the second internal clocks are delay locked. A duty cycle correcting block corrects a duty cycle of each second internal clock and outputs a duty cycle corrected clock. An error determining unit compares a phase of each second internal clock with one another and, based on the comparison, feeds back a feedback clock including one of the duty cycle corrected clock or the second internal clock to the delay locked loop block.
    • 延迟锁定环路块接收外部时钟以产生包括参考时钟的第一内部时钟。 内部延迟单元延迟第一内部时钟以输出第二内部时钟，将其反馈到延迟锁定环路块。 延迟锁定环路块根据每个第二内部时钟和参考时钟之间的相位差来调整延迟单元的延迟时间，使得第二内部时钟被延迟锁定。 占空比校正块校正每个第二内部时钟的占空比，并输出占空比校正时钟。 误差确定单元将每个第二内部时钟的相位彼此进行比较，并且基于比较，将包括占空比校正时钟或第二内部时钟中的一个的反馈时钟反馈到延迟锁定环路块。
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