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    • 34. 发明专利
      JP2003059284A Synchronous type data transfer processing device 有权
    • Synchronous type data transfer processing device
    • 同步型数据传输处理装置
    • JP2003059284A
    • 2003-02-28
    • JP2001243777
    • 2001-08-10
    • Mitsubishi Electric Corp , 三菱電機株式会社
    • TAKADA HIDEHIRO
    • G06F1/10 , G11C7/00 , G11C19/00 , G11C19/28 , H03K5/00 , H03K5/135 , H03K5/15 , H03L7/00
    • G06F1/10 , G11C19/00 , G11C19/28 , H03K5/135 , H03K5/1506 , H03K2005/00241 , H03L7/00
    • PROBLEM TO BE SOLVED: To provide a clock synchronous type data transfer processing device preventing surely racing with simple circuit constitution. SOLUTION: In a transfer circuit which is constituted of a plurality of latch circuits (RDa-RDc) being cascade-connected, in which continued latch circuits are made complementally a latch state and a transparent state, and which transfers data/signal responding to a clock signal, clock control circuits (CTLa- CTLc) controlling operation of these latch circuits detect that the next stage latch circuit is made a latch state and permit transfer of signal/data of a corresponding latch circuit, and transfer the data/signal conforming to the corresponding clock signal. When the next stage latch circuit is in a transparent state, it can be prevented that the data/signal is transferred, the data/signal can be precisely transferred.
    • 要解决的问题：提供一种时钟同步型数据传输处理装置，以简单的电路结构来防止安全竞争。 解决方案：在由串联连接的多个锁存电路（RDa-RDc）构成的传输电路中，其中连续的锁存电路互补地成为锁存状态和透明状态，并且传送响应于 时钟信号，控制这些锁存电路的操作的时钟控制电路（CTL-CTLc）检测到下一级锁存电路成为锁存状态并允许相应的锁存电路的信号/数据的传送，并传送符合 相应的时钟信号。 当下一级锁存电路处于透明状态时，可以防止数据/信号被传送，数据/信号可被精确传送。
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    • 35. 发明公开
      KR1020030078129A 면적 축소용 알디엘엘 회로 失效
    • 면적 축소용 알디엘엘 회로
    • 用于减少面积的RDLL电路
    • KR1020030078129A
    • 2003-10-08
    • KR1020020016961
    • 2002-03-28
    • 에스케이하이닉스 주식회사
    • 이중호
    • G11C8/00
    • H03L7/087 , H03K5/133 , H03K2005/00097 , H03K2005/00241 , H03L7/0814
    • PURPOSE: A RDLL(Resist Delay Locked Loop) circuit for reducing area is provided to reduce a layout area by scaling down an additional circuit of a delay line block, and thus to reduce current consumption. CONSTITUTION: The first clock buffer(301) generates a falling clock signal enabled at a falling edge of an external inverted clock signal. The second clock buffer(302) generates a rising clock signal enabled at a rising edge of an external clock signal. A clock MUX(303) receives the falling clock signal from the first clock buffer and the rising clock signal from the second clock buffer, and then outputs a single clock signal by adding them. The first clock divider(304) generates one pulse at every four or eight clocks by receiving the single clock signal. The first phase comparator(305) compares a reference signal and a feedback signal, and outputs its result as the first comparison signal. The first shift controller(306) generates a right shift signal and the first shift signal by receiving the first comparison signal. The first shift register(307) controls delay by shifting an output signal to the right by receiving the right shift signal. A long delay line(308) responds to the output signal of the first shift register and controls delay by receiving the output signal from the clock MUX. The second phase comparator(309) compares the reference signal and the feedback signal and the first shift signal, and then outputs its result as the second comparison signal. The second shift controller(310) generates a left shift signal and a right shift signal and a delay locked loop locking signal by receiving an output of the second phase comparator. The second shift register(311) controls delay by shifting an output signal to the left and right by receiving the left shift signal and the right shift signal. A short delay line(312) responds to the output signal of the second shift register, and controls delay by receiving the output signal from the long delay line. A low pass filter(313) is enabled by the delay locked loop locking signal, and counts the number of result values being output from the second phase comparator by receiving the second comparison signal. A DLL driving part(314) drives an internal circuit by receiving an output signal of the short delay line. The second clock divider(315) generates one pulse at every four or eight clocks by receiving the output signal of the short delay line. And a replica part(316) compensates a time difference between a clock inputted from the external and an actual internal clock by receiving the signal whose delay is controlled from the second clock divider, and generates a feedback signal.
    • 目的：提供用于减小面积的RDLL（抗阻延迟锁定环）电路，通过缩小延迟线块的附加电路来减少布局面积，从而降低电流消耗。 构成：第一时钟缓冲器（301）产生在外部反相时钟信号的下降沿使能的下降时钟信号。 第二时钟缓冲器（302）产生在外部时钟信号的上升沿使能的上升时钟信号。 时钟MUX（303）从第一时钟缓冲器接收下降时钟信号和来自第二时钟缓冲器的上升时钟信号，然后通过相加输出单个时钟信号。 第一时钟分频器（304）通过接收单个时钟信号在每四或八个时钟产生一个脉冲。 第一相位比较器（305）比较参考信号和反馈信号，并将其结果作为第一比较信号输出。 第一变速控制器（306）通过接收第一比较信号产生右移位信号和第一移位信号。 第一移位寄存器（307）通过接收右移位信号将输出信号向右移位来控制延迟。 长延迟线（308）响应于第一移位寄存器的输出信号并且通过接收来自时钟MUX的输出信号来控制延迟。 第二相位比较器（309）将参考信号与反馈信号和第一移位信号进行比较，然后输出其结果作为第二比较信号。 第二变速控制器（310）通过接收第二相位比较器的输出来产生左移信号和右移位信号以及延迟锁定环锁定信号。 第二移位寄存器（311）通过接收左移位信号和右移位信号来将输出信号向左和向右移位来控制延迟。 短延迟线（312）响应于第二移位寄存器的输出信号，并且通过从长延迟线接收输出信号来控制延迟。 通过延迟锁定环锁定信号启用低通滤波器（313），并且通过接收第二比较信号来计数从第二相位比较器输出的结果值的数量。 DLL驱动部（314）通过接收短延迟线的输出信号来驱动内部电路。 第二时钟分频器（315）通过接收短延迟线的输出信号在每四或八个时钟产生一个脉冲。 并且复制部分（316）通过接收从第二时钟分频器控制其延迟的信号来补偿从外部输入的时钟与实际内部时钟之间的时间差，并产生反馈信号。
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    • 37. 发明公开
      EP1811664A2 System and method for multiple-phase clock generation 审中-公开
    • System and method for multiple-phase clock generation
    • 系统和Verfahren zur Erzeugung eines Mehrphasentaktes
    • EP1811664A2
    • 2007-07-25
    • EP06127217.5
    • 2006-12-27
    • STMicroelectronics Pvt. Ltd.
    • Sen, Tanmoy , Kumar, Anand , Kumar Jain, Deependra Padam Chand Jain
    • H03K5/15
    • H03K3/0315 , H03K3/03 , H03K5/15013 , H03K5/15026 , H03K5/1506 , H03K2005/00241 , H03K2005/00247 , H03L7/095 , H03L7/0995 , Y10S331/02
    • A system and method for multiple phase clock generation is disclosed. The disclosed multiple phase clock circuit comprises of a multiple stage voltage controlled oscillator (401) (VCO) and multiple clock dividers (402A-402M). The voltage controlled oscillator (VCO) is made to operate at frequency 'N' times higher than the required output frequency. It generates 'M' equally spaced outputs having different phases but same frequency which are sent to multiple clock dividers. A modified Johnson counter is used as a clock divider. Each counter divides the frequency of the clock signal by N. As a result, each of the M outputs of the VCO are divided into N outputs, thereby making a total of 'M x N' equally spaced outputs. These output clock pulses have same frequency but different phases. A sequential logic (403) is provided within the device for enabling the Johnson counters as soon as the VCO starts giving output. This maintains the sequence of the output of the Johnson counters.
    • 公开了一种用于多相时钟产生的系统和方法。 所公开的多相时钟电路包括多级压控振荡器（401）（VCO）和多个时钟分频器（402A-402M）。 压控振荡器（VCO）的工作频率高于所需输出频率的“N”倍。 它产生具有不同相位但相同频率的“M”等间距输出，发送到多个时钟分频器。 修改后的约翰逊计数器用作时钟分频器。 每个计数器将时钟信号的频率除以N.结果，VCO的M个输出中的每一个被分成N个输出，从而形成总共“M×N”个等间隔的输出。 这些输出时钟脉冲具有相同的频率但不同的相位。 一旦在VCO开始输出时，该器件内就提供一个顺序逻辑（403），用于启用约翰逊计数器。 这保持了约翰逊计数器的输出顺序。
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