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31. 发明公开

KR1019930020683A 고집적 DRAM 셀의 제조방법 失效
公开(公告)号：KR1019930020683A
公开(公告)日：1993-10-20
申请号：KR1019920003486
申请日：1992-03-03
申请人： 삼성전자주식회사
发明人： 이규필 , 박용직
IPC分类号： H01L27/108
摘要： 본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 특히 셀캐패시턴스증가와 셀내 평탄화 향상을 도모한 고집적 DRAM셀의 제조방법에 관한 것이다. 본 발명에 의하면 고집적 DRAM셀의 제조방법에 있어서, 제1도전형의 반도체기판에 제2도전형의 1차 우물을 형성하고, 상기 1차 우물내에 제1도전형의 2차 우물을 형성하는 제1공정, 상기 2차 우물내에 2차 우물의 깊이보다 낮게 트랜치형 소자분리절연막을 형성하는 제2공정, 결과물 전면에 패드산화막과 질화막을 차례로 형성한 후 사진식각공정을 통해 활성화 영역의 일부에 제1트랜치를 형성하는 제3공정, 상기 제1트랜치 내면에 제1도전형의 확산층을 상기 2차 우물의 불순물농도보다 높은 불순물농도로 형성하는 제4공정, 결과물전면에 측벽스페이서용 산화막을 형성한 후 이방성식각을 행하여 상기 제1트랜치하부에 제2트랜치를 형성하는 제5공정, 상기 제2트랜치 내면에 제2도전형의 불순물을 상기 1차 우물의 불순물농도보다 높은 농도로 도핑하여 하 플레이트전극을 형성하는 제6공정, 결과물 전면에 제1유전막을 형성하고 상기 제1유전막상에 제1도전층을 형성한 후, 결과물 전면에 포토레지스트를 도포하고 에치백을 행하여 제1스토리지전극을 형성하는 제7공정, 사진식각공정을 통하여 엑세스트랜지스터의 소오스확산층이 될 영역 및 트랜치 영역을 노출시킨 후 이온주입하여 제2도전형의 소오스확산층을 형성하는 제8공정, 프토레지스트를 제거한 다음 결과물 전면에 제2도전층을 형성하는 제9공정, 사진식각공정을 통하여 트랜치영역과 활성화 영역을 제외한 나머지 영역에 형성되어 있는 상기 제2도전층 및 질화막을 제거하는 제10공정에서 사용된 포토레시스트를 제거한 후 상기 제2도전층을 폴리싱하여 상기 질화막을 노출시킨 다음 결과물 전면에 제2유전막과 제3도전층을 차례로 형성하는 11공정, 상기 제3도전층과 제2유전막을 폴리싱하거나 에치백하여 상기 질화막을 노출시키는 제12공정, 및 상기 남아 있는 질화막을 제거하여 자기정합적으로 상부플레이트 전극을 형성하는 제13공정을 구비한 것을 특징으로 하는 고집적 DRAM셀의 제조방법이 제공된다. 따라서, 본 발명에 의하면, 이중 플레이트 전극구조의 DRAM셀 제조방법에 있어서 삼중우물을 이용하여 하부캐패시터전극층의 바이어스를 임의로 조절, 캐패시터용 유전박막에 최소의 전기장이 가해지도록 함으로써 디바이스의 신뢰성을 높일 수 있으며, 이중 플레이트 전극을 이용함으로써 제1스트리지전극 및 제2스토리지전극의 하부와 상부 또는 측면 모두를 캐패시터로 사용할 수 있어 캐패시턴스가 증가됨과 동시에 고집적 DRAM셀의 문제점인 토포그래피(Topography)를 획기적으로 개선할 수 있다.

32. 发明授权

KR100273987B1 디램장치및그제조방법 失效
标题翻译：动态随机访问存储器件及其制造方法
公开(公告)号：KR100273987B1
公开(公告)日：2001-02-01
申请号：KR1019970057485
申请日：1997-10-31
申请人： 삼성전자주식회사
发明人： 이규필
IPC分类号： H01L21/8242
CPC分类号： H01L27/10882 , H01L27/10814 , H01L27/10894 , H01L28/84 , H01L28/91 , Y10S438/964
摘要： PURPOSE: A method for manufacturing a dynamic random access memory(DRAM) device is provided to prevent an open fail of an interlayer interconnection in core and peripheral regions, by using a conductive material of a cell array region or conductive material used only in the core and peripheral regions to form the interlayer interconnection before the bit line is formed. CONSTITUTION: Transistors having sources, drains and gates are formed on a semiconductor substrate(100) wherein the cell array region, the core region and the peripheral region are formed. The first insulation layer is formed on the substrate including the gates. A conductive pad for the bit line(130) electrically connected to the drain/source of at least one transistor formed in the cell array region is formed while the interlayer interconnection(122) corresponding to the bit line electrically connected to at least one transistor formed in the core and peripheral regions is formed. The second insulation layer is formed on the first insulation layer including the conductive pad and the interlayer interconnection. A plug(126) for a cell capacitor storage electrode(136) penetrates the second and first insulation layers and is electrically connected to the source/drain of the transistor in the cell array region. A conductive layer for the bit line penetrates the second insulation layer and is electrically connected to the conductive pad. A capping layer surrounds the conductive layer exposed to the upper portion of the second insulation layer. The cell capacitor storage electrode is formed on the second insulation layer, electrically connected to the plug.
摘要翻译：目的：提供一种用于制造动态随机存取存储器（DRAM）器件的方法，以通过使用仅在芯体中使用的单元阵列区域或导电材料的导电材料来防止芯部和外围区域中的层间互连的开路故障和周边区域，以在形成位线之前形成层间布线。构成：具有源极，漏极和栅极的晶体管形成在形成电池阵列区域，芯部区域和外围区域的半导体衬底（100）上。第一绝缘层形成在包括栅极的基板上。形成电连接到形成在单元阵列区域中的至少一个晶体管的漏极/源极的位线（130）的导电焊盘，而与形成的至少一个晶体管电连接的位线相对应的层间布线（122）在核心和周边地区形成。第二绝缘层形成在包括导电焊盘和层间互连的第一绝缘层上。用于单元电容器存储电极（136）的插头（126）穿透第二绝缘层和第一绝缘层，并且电连接到电池阵列区域中的晶体管的源极/漏极。用于位线的导电层穿透第二绝缘层并与导电焊盘电连接。覆盖层围绕暴露于第二绝缘层的上部的导电层。电池电容器存储电极形成在第二绝缘层上，电连接到插头。

33. 发明授权

KR100264773B1 자기 정렬된 콘택홀을 갖는 반도체 장치의제조 방법 有权
标题翻译：制造具有自对准接触孔的半导体器件的方法
公开(公告)号：KR100264773B1
公开(公告)日：2000-09-01
申请号：KR1019980011615
申请日：1998-04-02
申请人： 삼성전자주식회사
发明人： 염계희 , 이규필
IPC分类号： H01L21/28
CPC分类号： H01L21/76897
摘要： PURPOSE: A method for manufacturing semiconductor devices is provided to prevent generation of voids and lower a wet etch rate by forming a multi-layer insulating film including an insulating material of a good filling characteristic and an insulating material of a lower wet etch rate. CONSTITUTION: A method for manufacturing semiconductor devices sequentially forms the first silicon nitride layer, the first conductive layer and the second silicon nitride layer on a semiconductor substrate(100). The second silicon nitride layer and the first conductive layer are partially etched to form pattern layers including the second silicon nitride pattern and the first conductive layer pattern. The third silicon nitride layer(106) is formed on the semiconductor substrate(100). The third silicon nitride layer(106) is etched to form spacers(105) at both sidewalls of the pattern layers. The fourth silicon nitride layer is etched so that the top of the pattern layers can be exposed. The fifth silicon nitride layer having a wet etch rate relatively lower than the that of the fourth silicon nitride layer is formed on the fourth silicon nitride layer including the patterns layers. The fifth silicon nitride layer, the fourth silicon nitride layer and the first silicon nitride layer are partially etched to form at least one contact holes so that the semiconductor substrate between the patterns can be exposed. A native oxide film at the bottom of the contacts is removed by wet etch process. The contacts are filled with the second conductive layer to form a contact(114) electrically connected to the semiconductor substrate.
摘要翻译：目的：提供一种用于制造半导体器件的方法，通过形成包括具有良好填充特性的绝缘材料和较低湿蚀刻速率的绝缘材料的多层绝缘膜来防止空隙的产生并降低湿蚀刻速率。构成：半导体器件的制造方法在半导体衬底（100）上依次形成第一氮化硅层，第一导电层和第二氮化硅层。第二氮化硅层和第一导电层被部分蚀刻以形成包括第二氮化硅图案和第一导电层图案的图案层。第三氮化硅层（106）形成在半导体衬底（100）上。蚀刻第三氮化硅层（106）以在图案层的两个侧壁处形成间隔物（105）。蚀刻第四氮化硅层，使得可以暴露图案层的顶部。在包括图案层的第四氮化硅层上形成具有相对低于第四氮化硅层的湿蚀刻速率的第五氮化硅层。部分地蚀刻第五氮化硅层，第四氮化硅层和第一氮化硅层以形成至少一个接触孔，使得可以暴露图案之间的半导体衬底。通过湿蚀刻工艺去除触点底部的自然氧化膜。触点被第二导电层填充以形成电连接到半导体衬底的触点（114）。

34. 发明公开

KR1020000013553A 반도체 메모리 장치 및 그의 제조 방법 失效
标题翻译：半导体存储器件和制造方法
公开(公告)号：KR1020000013553A
公开(公告)日：2000-03-06
申请号：KR1019980032461
申请日：1998-08-10
申请人： 삼성전자주식회사
发明人： 이규필
IPC分类号： H01L27/108
CPC分类号： H01L27/10894 , H01L27/10814 , H01L27/10888
摘要： PURPOSE: A semiconductor memory device and manufacturing method is provided to prevent an increase of contact resistance and stabilize a performance of device forming a contact on a semiconductor device after a forming of memory cell in high temperature process. CONSTITUTION: The semiconductor memory device and manufacturing method comprises steps of forming an interlayer insulating layer in front of semiconductor board; etching the interlayer insulating layer until a p plus impurities area surface is exposed for a core area and forming a contact hole by a contact hole forming mask; fulfilling the contact hole by metal film and forming a contact, wherein the contact is electrically connected to the semiconductor board.
摘要翻译：目的：提供一种半导体存储器件和制造方法，用于防止在高温工艺中形成存储单元之后在半导体器件上形成接触的器件的接触电阻增加和稳定器件的性能。构成：半导体存储器件和制造方法包括以下步骤：在半导体板的前面形成层间绝缘层; 蚀刻层间绝缘层，直到p +杂质区域表面暴露于核心区域并通过接触孔形成掩模形成接触孔; 通过金属膜实现接触孔并形成接触，其中接触电连接到半导体板。

35. 发明授权

KR100230352B1 반도체 장치 및 그 제조 방법 失效
公开(公告)号：KR100230352B1
公开(公告)日：1999-11-15
申请号：KR1019920018470
申请日：1992-10-08
申请人： 삼성전자주식회사
发明人： 이규필 , 박용직
IPC分类号： H01L21/76
摘要： 본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 소자 분리막의 단차를 개선하여 반도체 장치의 제조 공정 및 신뢰성을 향상시키기 위하여 메모리 셀 어레이부와 주변 회로가 형성된 주변부로 이루어진 반도체 장치에 있어서, 상기 셀 어레이부의 분리 산화막 단차가 상기 주변부의 분리 산화막 단차보다 작게 형성되어서 구성되어 있는 것을 특징으로 한다.
따라서, 상기한 본 발명에 의하면 셀 어레이의 소자 분리막 상단을 플렛하게 형성하여 토폴로지를 개선함으로써 후속 공정에 의한 미세 패턴 형성을 용이하게 달성할 수 있으며, 단차로 인한 제조 공정 상의 문제를 해결하여 반도체 장치의 신뢰성을 개선할 수 있다.

36. 发明授权

KR100195214B1 반도체 메모리장치 및 그 제조방법 失效
公开(公告)号：KR100195214B1
公开(公告)日：1999-06-15
申请号：KR1019960017473
申请日：1996-05-22
申请人： 삼성전자주식회사
发明人： 이규필
IPC分类号： H01L27/108
摘要： 신규한 반도체 메모리장치 및 그 제조방법이 개시되어 있다. 반도체기판의 액티브 영역에 형성된 소오스 및 드레인 영역 사이에, 그 양 측벽에 게이트 스페이서를 구비한 게이트전극이 형성된다. 제1 패드층은 게이트 스페이서에 의해 절연되어 게이트전극 사이의 드레인 영역에 접속된다. 스토리지노드 콘택용 플러깅 바아는 게이트전극 상에 적층된 제1 및 제2 층간 절연막과 게이트 스페이서에 의해 절연되며, 제1 및 제2 층간 절연막을 관통하여 소오스 영역에 접속된다. 비트라인은 그 상부 및 측벽에 비트라인 캡핑 절연막 및 비트라인 스페이서를 구비하고, 제1 층간 절연막을 관통하여 제1 패드층에 접속된다. 제2 패드층은 비트라인의 양 측면에 형성되며, 비트라인 스페이서에 의해 절연되어 스토리지노드 콘택용 플러깅 바아에 접속된다. 스토리지전극은 제2 패드층 상에 형성된다. 비트라인의 양 측면에 형성되는 제2 패드층에 의해 비트라인과 스토리지전극과의 단락을 근본적으로 방지할 수 있고, 평탄화된 표면을 얻을 수 있어 강유전체를 유전막으로 사용할 수 있다.

37. 发明公开

KR1019990035652A 디램장치및그제조방법 失效
标题翻译： DRAM装置和制造方法
公开(公告)号：KR1019990035652A
公开(公告)日：1999-05-15
申请号：KR1019970057485
申请日：1997-10-31
申请人： 삼성전자주식회사
发明人： 이규필
IPC分类号： H01L21/8242
摘要： 본 발명의 신규한 디램 장치의 제조 방법은 셀 어레이 영역의 비트 라인에 대응하는 코어 영역 및 주변 영역의 층간 배선을 상기 비트 라인이 형성되는 단계 이전에 형성하는 것이다. 이에 따라, 본 발명의 디램 장치에 있어서, 첫째로, 종래의 경우 비트 라인과 동일한 단계에서 코어 영역 및 주변 영역에 형성되었던 층간 배선이 스택 커패시터 제조 단계에서 손상되는 것을 방지할 수 있다. 둘째로, G-bit급 이상의 DRAM 장치에서 코어 영역 및 주변 영역의 디자인-룰이 비트 라인의 그것에 제한되지 않기 때문에 종래와 비교해서 완화될 수 있고, 코어 영역 및 주변 영역의 공정 마진이 개선될 수 있다.

38. 发明公开

KR1019970077653A 반도체 메모리장치 및 그 제조방법 失效
公开(公告)号：KR1019970077653A
公开(公告)日：1997-12-12
申请号：KR1019960016252
申请日：1996-05-15
申请人： 삼성전자주식회사
发明人： 이규필
IPC分类号： H01L27/108
摘要： 신규한 반도체 메모리장치 및 그 제조방법이 개시되어 있다. 데이터가 축적되는 셀 어레이 영역, 반복성 회로인 코어 영역, 및 상기 셀 어레이를 구동시키기 위한 비반복성 주변회로 영역으로 구성되는 반도체 메모리 장치에 있어서, 셀 어레이 영역을 구성하는 트랜지스터는 그 불순물영역의 농도가 코어 및 주변회로 영역을 구성하는 트랜지스터들의 불순물영역의 농도보다 낮다. 셀 어레이 트랜지스터의 불순물영역은 코어 트랜지스터의 불순물영역과 동시에 형성되지 않는다. 셀 어레이 트랜지스터의 불순물영역을 구성하는 불순물과 코어 트랜지스터의 불순물영역을 구성하는 불순물은 서로 다른 불순물이다. 셀 어레이, 코어회로 및 주변회로를 구성하는 트랜지스터들은 서로 다른 구조로 형성하여, 각 영역에서 요구되는 소자특성을 최적화시킬 수 있다.

39. 发明授权

KR100120571B1 이온주입을 이용한 반도체 장치의 소자분리 방법 失效
标题翻译：半导体器件分离方法
公开(公告)号：KR100120571B1
公开(公告)日：1997-10-20
申请号：KR1019940009807
申请日：1994-05-04
申请人： 삼성전자주식회사
发明人： 이규필
IPC分类号： H01L21/76
摘要： forming a first oxide film on a semiconductor substrate; forming an oxidation stopper having an open aperture revealing the part where an isolation region is formed on the first oxide film; forming an oxygen ion layer in the substrate by implanting oxygen ion into the front surface of the substrate using the oxidation stopper as a mask; forming a spacer on the side wall of the oxidation stopper; forming a trench by etching the oxygen ion layer using the spacer as an etching mask; thermal-oxidation of the oxygen ion layer by thermal annealing; and forming a second oxide film to fill the trench.
摘要翻译：在半导体衬底上形成第一氧化膜; 形成具有露出孔的氧化阻挡层，露出在所述第一氧化物膜上形成隔离区域的部分; 通过使用氧化阻挡剂作为掩模将氧离子注入到基板的前表面中，在基板中形成氧离子层; 在氧化阻挡层的侧壁上形成间隔物; 通过使用间隔物作为蚀刻掩模蚀刻氧离子层来形成沟槽; 通过热退火对氧离子层进行热氧化; 以及形成第二氧化物膜以填充所述沟槽。

40. 发明授权

KR100084846B1 개구부의 형성방법 失效
公开(公告)号：KR100084846B1
公开(公告)日：1995-05-17
申请号：KR1019910020522
申请日：1991-11-18
申请人： 삼성전자주식회사
发明人： 이규필 , 박용직
IPC分类号： H01L21/28

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