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21. 发明授权

CN1213474C 半导体集成电路装置的制造方法失效
公开(公告)号：CN1213474C
公开(公告)日：2005-08-03
申请号：CN01135723.1
申请日：2001-09-07
申请人：三洋电机株式会社
发明人：高田忠良 , 北村修 , 大川重明 , 畑博嗣 , 藤沼近雄
IPC分类号： H01L21/822 , H01L21/331
CPC分类号： H01L21/76297 , H01L21/76264 , H01L21/8228 , H01L21/84 , H01L27/1203
摘要：本发明在NPN晶体管和纵型PNP晶体管的介质隔离型的互补型双极型晶体管中提供实现晶体管的高耐压化用的一种半导体集成电路装置的制造方法。在形成本发明的半导体集成电路装置的集电区和集电极引出区时，在每个外延层中同时形成集电区的埋入层和集电极引出区的埋入层。然后，使各自的埋入层扩散并使其连接，刻蚀成V槽型。由此，同时形成已被厚膜化的集电区和集电极引出区，实现了高耐压化的半导体集成电路装置。

22. 发明授权

CN1201405C 互补双极晶体管及其制造方法失效
公开(公告)号：CN1201405C
公开(公告)日：2005-05-11
申请号：CN02105218.2
申请日：1997-10-10
申请人：三星电子株式会社
发明人：金钟钚 , 权泰勋 , 金喆重 , 李硕均
IPC分类号： H01L29/735 , H01L21/331 , H01L21/82
CPC分类号： H01L21/8226 , H01L21/8224 , H01L21/8228 , H01L21/82285 , H01L27/0233 , H01L27/0647 , H01L27/0826
摘要：有横向npn双极晶体管，垂直和横向pnp双极晶体管，集成注入逻辑，扩散电容器、多晶硅电容器和多晶硅电阻器的互补双极晶体管。横向双极晶体管有包括高浓度区和低浓度区的发射区和集电区，发射区形成在n型桶形区中。集成注入逻辑电路中，集电区由高浓度p型区包围，低浓度p型区形成在集电区下面。一个衬底中形成扩散电容器和多晶硅电容器。扩散区在形成多晶硅电阻器之前，除了把多晶硅电阻器中的杂质扩散进外延层中形成的区域之外，还形成沿多晶硅电阻器的多晶硅电极。

23. 发明公开

CN1381901A 互补双极晶体管及其制造方法失效
公开(公告)号：CN1381901A
公开(公告)日：2002-11-27
申请号：CN02105218.2
申请日：1997-10-10
申请人：三星电子株式会社
发明人：金钟钚 , 权泰勋 , 金喆重 , 李硕均
IPC分类号： H01L29/735 , H01L21/331 , H01L21/82
CPC分类号： H01L21/8226 , H01L21/8224 , H01L21/8228 , H01L21/82285 , H01L27/0233 , H01L27/0647 , H01L27/0826
摘要：有横向npn双极晶体管,垂直和横向pnp双极晶体管,集成注入逻辑,扩散电容器、多晶硅电容器和多晶硅电阻器的互补双极晶体管。横向双极晶体管有包括高浓度区和低浓度区的发射区和集电区,发射区形成在n型桶形区中。集成注入逻辑电路中,集电区由高浓度p型区包围,低浓度p型区形成在集电区下面。一个衬底中形成扩散电容器和多晶硅电容器。扩散区在形成多晶硅电阻器之前,除了把多晶硅电阻器中的杂质扩散进外延层中形成的区域之外,还形成沿多晶硅电阻器的多晶硅电极。

24. 发明公开

EP1733425A1 METHOD FOR INTEGRATING SIGE NPN AND VERTICAL PNP DEVICES ON A SUBSTRATE AND RELATED STRUCTURE 审中-公开
标题翻译：方法SIGE NPN和垂直PNP组分对基材和相关结构整合
公开(公告)号：EP1733425A1
公开(公告)日：2006-12-20
申请号：EP05725796.6
申请日：2005-03-17
申请人： Newport Fab, LLC DBA Jazz Semiconductor
发明人： HURWITZ, Paul, D. , RING, Kenneth, M. , HU, Chun , KALBURGE, Amol
IPC分类号： H01L21/8228
CPC分类号： H01L21/82285 , H01L21/8228 , H01L27/0826
摘要： According to one exemplary embodiment, a method for forming an NPN and a vertical PNP device on a substrate comprises forming an insulating layer over an NPN region and a PNP region of the substrate. The method further comprises forming a buffer layer on the insulating layer and forming an opening in the buffer layer and the insulating layer in the NPN region, where the opening exposes the substrate. The method further comprises forming a semiconductor layer on the buffer layer and in the opening in the NPN region, where the semiconductor layer has a first portion situated in the opening and a second portion situated on the buffer layer in the PNP region. The first portion of the semiconductor layer forms a single crystal base of the NPN device and the second portion of the semiconductor layer forms a polycrystalline emitter of the vertical PNP device.

25. 发明申请

WO2012173693A1 COMPLEMENTARY BIPOLAR INVERTER 审中-公开
标题翻译：补充双极反相器
公开(公告)号：WO2012173693A1
公开(公告)日：2012-12-20
申请号：PCT/US2012/033713
申请日：2012-04-15
申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION , CAI, Jin , DENNARD, Robert H. , HAENSCH, Wilfried E. , NING, Tak H.
发明人： CAI, Jin , DENNARD, Robert H. , HAENSCH, Wilfried E. , NING, Tak H.
IPC分类号： H01L21/70
CPC分类号： H01L27/1203 , H01L21/8228 , H01L21/84 , H01L27/082
摘要： An example embodiment is a complementary transistor inverter circuit. The circuit includes a semiconductor-on-insulator (SOI) substrate, a lateral PNP bipolar transistor fabricated on the SOI substrate, and a lateral NPN bipolar transistor fabricated on the SOI substrate. The lateral PNP bipolar transistor includes a PNP base, a PNP emitter, and a PNP collector. The lateral NPN bipolar transistor includes a NPN base, a NPN emitter, and a NPN collector. The PNP base, the PNP emitter, the PNP collector, the NPN base, the NPN emitter, and the NPN collector abut the buried insulator of the SOI substrate.
摘要翻译：示例性实施例是互补晶体管反相器电路。电路包括绝缘体上半导体（SOI）衬底，制造在SOI衬底上的横向PNP双极晶体管，以及制造在SOI衬底上的横向NPN双极晶体管。横向PNP双极晶体管包括PNP基极，PNP发射极和PNP集电极。横向NPN双极晶体管包括NPN基极，NPN发射极和NPN集电极。 PNP基极，PNP发射极，PNP集电极，NPN基极，NPN发射极和NPN集电极邻接SOI衬底的埋层绝缘体。

26. 发明申请

WO2013081259A1 결합형 트랜지스터 및 그 제조 방법 审中-公开
标题翻译：组合型晶体管及其制造方法
公开(公告)号：WO2013081259A1
公开(公告)日：2013-06-06
申请号：PCT/KR2012/003814
申请日：2012-05-15
申请人： 숭실대학교산학협력단 , 박종훈 , 박창근
发明人： 박종훈 , 박창근
IPC分类号： H01L27/07 , H01L21/8248
CPC分类号： H01L21/8238 , H01L21/8228 , H01L27/0623 , H01L27/0705
摘要： 본 발명에 따른 결합형 트랜지스터는, 기판 상에, 게이트와, 상기 게이트의 일측에 형성된 제1 소스와, 상기 게이트의 타측에 형성된 제1 드레인을 포함하는 제1 MOSFET와, 상기 게이트와, 상기 제1 소스에 대향하여 상기 게이트의 일측에 형성된 제2 드레인과, 상기 제1 드레인에 대향하여 상기 게이트의 타측에 형성된 제2 소스를 포함하는 제2 MOSFET와, 상기 제1 MOSFET의 상기 제1 소스를 에미터로 사용하고, 상기 제2 MOSFET의 상기 제2 드레인을 컬렉터로 사용하고, 상기 기판을 베이스로 사용하여 형성된 제1 BJT와, 상기 제2 MOSFET의 상기 제2 소스를 에미터로 사용하고, 상기 제1 MOSFET의 상기 제1 드레인을 컬렉터로 사용하고, 상기 기판을 베이스로 사용하여 형성된 제2 BJT를 포함하여 이루어진다. 이와 같이 MOSFET과 BJT를 결합하여 동시에 사용할 수 있으므로, 두 트랜지스터의 장점을 모두 활용할 수 있다.
摘要翻译：根据本发明的组合型晶体管包括：第一MOSFET，其在衬底上具有栅极，形成在栅极的一侧上的第一源极和形成在栅极的另一侧上的第一漏极; 具有栅极的第二MOSFET，形成在面对第一源极的栅极侧的第二漏极和形成在栅极另一侧以面对第一漏极的第二源极; 第一BJT具有第一MOSFET的第一源作为发射极，第二MOSFET的第二漏极作为集电极，基板作为基极; 以及第二BJT，其具有作为发射极的第二MOSFET的第二源极，第一MOSFET的第一漏极作为集电极，基板作为基极。根据本发明，由于将MOSFET和BJT组合以便同时使用，所以可以利用两个晶体管的优点。

27. 发明授权

EP1187194B1 Method for manufacturing semiconductor integrated circuit device 有权
标题翻译：半导体集成电路的制造方法
公开(公告)号：EP1187194B1
公开(公告)日：2007-03-07
申请号：EP01307575.9
申请日：2001-09-06
申请人： SANYO ELECTRIC CO. LTD
发明人： Takada, Tadayoshi , Kitamura, Osamu , Okawa, Shigeaki , Hata, Hirotsugu , Fujinuma, Chikao
IPC分类号： H01L21/8228 , H01L21/86 , H01L21/762
CPC分类号： H01L21/76297 , H01L21/76264 , H01L21/8228 , H01L21/84 , H01L27/1203

28. 发明授权

EP0881689B1 PNP lateral bipolar electronic device and corresponding manufacturing process 失效
标题翻译：横向PNP双极电子元件及其制造方法
公开(公告)号：EP0881689B1
公开(公告)日：2002-08-07
申请号：EP97830260.2
申请日：1997-05-30
申请人： STMicroelectronics S.r.l.
发明人： Pinto, Angelo , Alemanni, Carlo
IPC分类号： H01L29/735 , H01L21/331 , H01L27/082 , H01L21/8228
CPC分类号： H01L29/6625 , H01L21/8228 , H01L27/082 , H01L29/735

29. 发明公开

EP0732746A3 Process for doping two levels of a double poly bipolar transistor after formation of second poly layer 失效
标题翻译：用于双聚双极型晶体管的两个平面的掺杂工艺，以产生第二级聚
公开(公告)号：EP0732746A3
公开(公告)日：1997-08-20
申请号：EP96301722.3
申请日：1996-03-13
申请人： HARRIS CORPORATION
发明人： Beasom, James D.
IPC分类号： H01L27/082 , H01L21/8228
CPC分类号： H01L27/0826 , H01L21/8228 , H01L27/082
摘要： A reduced mask set, implant complexity process for manufacturing a (high frequency application) complementary bipolar transistor structure uses the fast lateral diffusion characteristic of a layer of material, that is at least an order of magnitude higher for emitter dopants than in single crystal semiconductor material. Separate base and emitter poly layers are formed undoped. Then, the emitter poly of one device and the edges of the base poly of the other device are exposed through a dopant mask and simultaneously doped. The emitter dopant goes directly into the surface of the emitter poly where it lies over and is in contact with the base. The base contact dopant goes into the edges of the base poly, including the layer of material having the high diffusion coefficient, rapidly diffuses laterally throughout that layer, and then diffuses down into the collector material (e.g. island) surface, to form the extrinsic base. A second mask is patterned to expose the emitter of the second device and the edges of the base poly of the first device and subsequentally doped.
摘要翻译：减小的掩模组，一种用于制造（高频应用）互补双极晶体管结构使用的材料的一个层的几乎横向扩散特性注入复杂的过程，的确是至少一个比在单晶半导体材料的大小为发射极的掺杂剂更高的顺序，单独的基极和发射极多晶硅层未掺杂形成。然后，一个设备的发射极多晶硅和其他装置的基聚边缘通过掺杂剂掩模进行曝光，并同时掺杂。发射掺杂剂直接进入发射极多晶硅的表面，其中它位于其上方并与底座接触。基极接触掺杂物进入基聚的边缘上，包括具有高扩散系数的材料的层，快速扩散尾盘反弹整个做层，然后扩散向下进入收集器的材料（例如冰岛）表面，以形成所述非本征基极，第二掩模被图案化，以暴露所述第二装置的所述发射极和所述第一设备和subsequentally掺杂的基聚的边缘。

30. 发明专利

JP2018055742A 不揮発性半導体記憶装置审中-公开
公开(公告)号：JP2018055742A
公开(公告)日：2018-04-05
申请号：JP2016190179
申请日：2016-09-28
申请人：エイブリック株式会社
发明人：津村和宏
IPC分类号： H01L27/10 , G11C17/14
CPC分类号： H01L27/11521 , G11C16/02 , G11C17/08 , G11C17/18 , H01L21/8228 , H01L27/0248 , H01L27/1027 , H01L27/11206 , H01L27/115 , H01L29/42324 , H01L29/66363 , H01L29/94
摘要：【課題】面積の小さいワンタイムプログラマブル半導体記憶装置を提供する。【解決手段】CMOSプロセスで寄生的にできるPNPNを利用し、両端以外のN、もしくは両端以外のPをフローティング状態にすることで、PNPN電流が流れるようにし、PNPNの一端に接続された抵抗又はPN接合部を、この電流を利用して熱破壊することにより記憶素子として機能させる。フローティング状態とするN又はPとVDD間はノーマリーONのスイッチで接続され、PNPN電流を流す際にOFFとする。【選択図】図1

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