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21. 发明申请

WO2017034755A1 MAGNETIC FIELD ENHANCING BACKING PLATE FOR MRAM WAFER TESTING 审中-公开
标题翻译：用于MRAM波形测试的磁场增强背板
公开(公告)号：WO2017034755A1
公开(公告)日：2017-03-02
申请号：PCT/US2016/044593
申请日：2016-07-28
申请人： QUALCOMM INCORPORATED
发明人： KAN, Jimmy , GOTTWALD, Matthias Georg , PARK, Chando , KANG, Seung Hyuk
IPC分类号： G11C29/56 , G11C29/00 , G01R31/319
CPC分类号： G01R33/1207 , G11C11/16 , G11C29/006 , G11C29/04 , G11C29/56016 , G11C2029/1206 , G11C2029/5002 , G11C2029/5602
摘要： A method and apparatus for testing a magnetic memory device is provided. The method begins when a magnetic field enhancing backing plate is installed in the test fixture. The magnetic field enhancing backing plate may be installed in the wafer chuck of a wafer testing probe station. The magnetic memory device is installed in the test fixture and a magnetic field is applied to the magnetic memory device. The magnetic field may be applied in-plane or perpendicular to the magnetic memory device. The performance of the magnetic memory device may be determined based on the magnetic field applied to the device. The apparatus includes a magnetic field enhancing backing plate adapted to fit a test fixture, possibly in the wafer chuck. The magnetic field enhancing backing plate is fabricated of high permeability magnetic materials, such as low carbon steel, with a thickness based on the magnetic field used in testing.
摘要翻译：提供一种用于测试磁存储器件的方法和装置。当将磁场增强背板安装在测试夹具中时，该方法开始。磁场增强背板可以安装在晶片测试探针台的晶片卡盘中。磁存储器件安装在测试夹具中，磁场被施加到磁存储器件。磁场可以面向或垂直于磁存储器件施加。磁存储器件的性能可以基于施加到器件的磁场来确定。该装置包括适于装配测试夹具（可能在晶片卡盘中）的磁场增强背板。磁场增强背板由高磁导率磁性材料（如低碳钢）制成，厚度基于测试中使用的磁场。

22. 发明申请

WO2013037048A1 MEMORY SYSTEM WITH A LAYER COMPRISING A DEDICATED REDUNDANCY AREA 审中-公开
标题翻译：具有包含专用冗余区域的层的记忆系统
公开(公告)号：WO2013037048A1
公开(公告)日：2013-03-21
申请号：PCT/CA2012/000849
申请日：2012-09-17
申请人： MOSAID TECHNOLOGIES INCORPORATED
发明人： PYEON, Hong Beom
IPC分类号： G11C29/00 , G11C11/4063 , G11C17/16
CPC分类号： G11C29/785 , G11C29/44 , G11C2029/1206 , G11C2029/4402
摘要： Systems and methods are disclosed that may include a first layer comprising a first redundant memory element, an input/output interface, a first layer fuse box, and a fuse blowing control. These systems and methods also may include a second layer coupled to the first layer through a first connection comprising a second layer memory element and a second layer fuse box coupled to the first redundant memory element. In addition, these systems and methods may further include a redundancy register coupled to the first layer, wherein upon the failure of part of the second layer memory element, the redundancy register provides information to the fuse blowing control that allocates part of the first redundant memory element to provide redundancy for the failed part of the second layer memory element by blowing elements in the first layer fuse box and the second layer fuse box.
摘要翻译：公开了可以包括包括第一冗余存储元件，输入/输出接口，第一层保险丝盒和保险丝熔断控制的第一层的系统和方法。这些系统和方法还可以包括通过包括耦合到第一冗余存储器元件的第二层存储器元件和第二层熔丝盒的第一连接耦合到第一层的第二层。另外，这些系统和方法还可以包括耦合到第一层的冗余寄存器，其中当第二层存储器元件的一部分出现故障时，冗余寄存器向熔丝吹制控制提供信息，该信号分配第一冗余存储器的一部分元件，以通过在第一层熔丝盒和第二层熔丝盒中吹送元件来为第二层存储元件的故障部分提供冗余。

23. 发明申请

WO2015103290A2 DATA PATTERN GENERATION FOR I/O TESTING OF MULTILEVEL INTERFACES 审中-公开
标题翻译：用于多路接口I / O测试的数据模式生成
公开(公告)号：WO2015103290A2
公开(公告)日：2015-07-09
申请号：PCT/US2014/072798
申请日：2014-12-30
申请人： QUALCOMM INCORPORATED
发明人： HOLLIS, Timothy Mowry
IPC分类号： G11C29/02
CPC分类号： G11C29/36 , G06F11/263 , G06F11/27 , G11C29/022 , G11C29/12005 , G11C29/1201 , G11C2029/1206 , G11C2029/3602
摘要： One feature is a method of reading data from a plurality of pattern registers, generating a first output at a mapping register from the read data, generating a second output, different from the first output, at the mapping register from the read data, and generating a multi-level signal using the first and second outputs. In one embodiment, generating the first output is done by adding a first plurality of bits to a second plurality of bits, and generating the second output is done by adding the first plurality of bits to an inverse of the second plurality of bits.
摘要翻译：一个特征是从多个模式寄存器读取数据的方法，从读取的数据在映射寄存器处生成第一输出，在映射寄存器处产生与第一输出不同的第二输出与读取的数据，并产生使用第一和第二输出的多电平信号。在一个实施例中，通过将第一多个比特添加到第二多个比特来生成第一输出，并且通过将第一多个比特相加到第二多个比特的倒数来生成第二输出。

24. 发明申请

WO2015100273A1 INTEGRATED CIRCUIT DEFECT DETECTION AND REPAIR 审中-公开
标题翻译：集成电路缺陷检测和维修
公开(公告)号：WO2015100273A1
公开(公告)日：2015-07-02
申请号：PCT/US2014/072003
申请日：2014-12-22
申请人： INTEL CORPORATION
发明人： QUERBACH, Bruce , SCHOENBORN, Theodore Z. , ZIMMERMAN, David J. , ELLIS, David G. , HAMPSON, Christopher W. , WAN, Ifar , ZHANG, Yulan , MALLELA, Ramakrishna , LUI, William K.
IPC分类号： G06F11/07 , G06F11/263
CPC分类号： G11C29/38 , G06F11/263 , G06F11/27 , G11C11/406 , G11C29/10 , G11C29/1201 , G11C29/16 , G11C29/18 , G11C29/20 , G11C29/36 , G11C29/4401 , G11C29/72 , G11C29/78 , G11C29/783 , G11C2029/1202 , G11C2029/1204 , G11C2029/1206 , G11C2029/1208 , G11C2029/3602 , G11C2029/4402
摘要： In accordance with the present description, a device includes an internal defect detection and repair circuit which includes a self-test logic circuit built in within the device and a self-repair logic circuit also built in within the device. In one embodiment, the built in self-test logic circuit may be configured to automatically identify defective memory cells in a memory. Upon identifying one or more defective memory cells, the built in self-repair logic circuit may be configured to automatically repair the defective memory cells by replacing defective cells with spare cells within the memory. In one embodiment, data patterns are generated as a function of memory addresses and periodic address offsets. Other aspects are described herein.
摘要翻译：根据本说明书，装置包括内部缺陷检测和修复电路，其包括内置于装置内的自检逻辑电路和内置在装置内的自修复逻辑电路。在一个实施例中，内置自检逻辑电路可以被配置为自动识别存储器中的有缺陷的存储器单元。在识别一个或多个有缺陷的存储器单元时，内置的自修复逻辑电路可以被配置为通过用存储器内的备用单元替换有缺陷的单元来自动修复有缺陷的存储器单元。在一个实施例中，作为存储器地址和周期性地址偏移的函数产生数据模式。本文描述了其它方面。

25. 发明申请

WO2009047840A1 半導体集積回路装置审中-公开
标题翻译：半导体集成电路设备
公开(公告)号：WO2009047840A1
公开(公告)日：2009-04-16
申请号：PCT/JP2007/069705
申请日：2007-10-09
申请人：富士通株式会社 , 淋靖英
发明人：淋靖英
IPC分类号： H01L21/822 , H01L27/04
CPC分类号： G11C5/063 , G11C5/025 , G11C2029/1206 , H01L23/5286 , H01L27/0203 , H01L27/105 , H01L27/11807 , H01L2924/0002 , H01L2924/00
摘要：　各々が論理回路の集合からなる単位を複数含む半導体集積回路装置であって、論理回路の集合からなる単位の各々は互いに共通する実装設計のパターンを有し、又当該半導体集積回路装置に対し外部から電源を供給するための電源端子間の間隔の偶数倍のサイズを有する。
摘要翻译：提供了一种包括多个单元的半导体集成电路器件，每个单元具有一组逻辑电路。由一组逻辑电路形成的每个单元具有通常的安装设计模式和等于通过将从外部向半导体集成电路装置供电的电源端子之间的间隔乘以偶数而获得的值的大小。

26. 发明专利

JP5019223B2 Semiconductor memory device 有权
公开(公告)号：JP5019223B2
公开(公告)日：2012-09-05
申请号：JP2007302134
申请日：2007-11-21
申请人：株式会社東芝
发明人：佳久岩田 , 吉昭浅尾 , 啓司細谷
IPC分类号： G11C11/15 , H01L21/8246 , H01L27/10 , H01L27/105 , H01L29/82 , H01L43/08 , H01L45/00 , H01L49/00
CPC分类号： G11C7/20 , G11C11/16 , G11C13/0004 , G11C13/0007 , G11C29/028 , G11C29/50 , G11C2013/0083 , G11C2029/1206 , G11C2029/5002 , G11C2213/31 , G11C2213/32 , G11C2213/79
摘要： A semiconductor memory device includes a memory cell array having a plurality of memory cells which are set into low-resistance states/high-resistance states according to “0” data/“1” data. An allocation of the “0” data/“1” data and the low-resistance state/high-resistance state is switched when a power source is turned on.

27. 发明专利

JP2008526031A Non-contact wafer level burn-in 审中-公开
公开(公告)号：JP2008526031A
公开(公告)日：2008-07-17
申请号：JP2007548520
申请日：2005-12-20
申请人：サンディスクコーポレイションSanDisk Corporation
发明人：ジアンチェン
IPC分类号： H01L21/66 , G01R31/26
CPC分类号： G01R31/2884 , G01R31/2831 , G01R31/2856 , G01R31/2862 , G01R31/3025 , G11C16/04 , G11C29/006 , G11C29/06 , G11C2029/1206 , G11C2029/5602
摘要：ウェーハレベルのバーンインを実行する方法及び装置である。この方法は、ウェーハをバーンインチャンバ内に提供するステップと、電力及び検査開始信号を無線信号を介してウェーハに出力するステップとを備えている。この装置は検査チャンバと、検査チャンバ内の搬送機構と、検査チャンバ内の温度制御装置と、チャンバ内のＲＦトランスポンダとを備えている。

28. 发明专利

JP5050303B2 Semiconductor testing device 有权
公开(公告)号：JP5050303B2
公开(公告)日：2012-10-17
申请号：JP2001199188
申请日：2001-06-29
申请人：富士通セミコンダクター株式会社
发明人：敬井村 , 昌宏佐藤 , 修▼巳▲ 小玉 , 康郎松崎 , 裕久水野 , 純司赤▼座▲
IPC分类号： G01R31/28 , G11C29/10 , G11C29/00 , G11C29/12 , G11C29/36 , G11C29/56
CPC分类号： G11C29/50012 , G11C29/006 , G11C29/36 , G11C2029/1206

29. 发明专利

JP2006287035A Semiconductor wafer and testing method of ferroelectric memory device 有权
标题翻译：电子存储器件的半导体波形和测试方法
公开(公告)号：JP2006287035A
公开(公告)日：2006-10-19
申请号：JP2005106305
申请日：2005-04-01
申请人： Seiko Epson Corp , セイコーエプソン株式会社
发明人： MATSUMOTO AKITO
IPC分类号： H01L21/66 , G01R31/28 , G11C11/22 , G11C29/34
CPC分类号： G11C29/006 , G11C11/22 , G11C29/06 , G11C29/50 , G11C2029/1206 , G11C2029/2602
摘要： PROBLEM TO BE SOLVED: To provide semiconductor wafer reduced in the manufacturing cost thereof and the testing method of a ferroelectric memory device which is capable of reducing the manufacturing cost of the same.
SOLUTION: The semiconductor wafer 200 comprises a plurality of semiconductor chip regions 220 including the ferroelectric memory device 100, a chip region 210 for testing, and circuits 230, 240 for connecting the plurality of semiconductor chip regions 220 to the chip region 210 for testing.
COPYRIGHT: (C)2007,JPO&INPIT

30. 发明公开

EP3087488A1 INTEGRATED CIRCUIT DEFECT DETECTION AND REPAIR 有权
标题翻译： DETEKTION UND REPARATUR VON DEFEKTEN IN INTEGRIERTEN SCHALTKREISEN
公开(公告)号：EP3087488A1
公开(公告)日：2016-11-02
申请号：EP14873755.4
申请日：2014-12-22
申请人： Intel Corporation
发明人： QUERBACH, Bruce , SCHOENBORN, Theodore Z. , ZIMMERMAN, David J. , ELLIS, David G. , HAMPSON, Christopher W. , WAN, Ifar , ZHANG, Yulan , MALLELA, Ramakrishna , LUI, William K.
IPC分类号： G06F11/07 , G06F11/263
CPC分类号： G11C29/38 , G06F11/263 , G06F11/27 , G11C11/406 , G11C29/10 , G11C29/1201 , G11C29/16 , G11C29/18 , G11C29/20 , G11C29/36 , G11C29/4401 , G11C29/72 , G11C29/78 , G11C29/783 , G11C2029/1202 , G11C2029/1204 , G11C2029/1206 , G11C2029/1208 , G11C2029/3602 , G11C2029/4402
摘要： In accordance with the present description, a device includes an internal defect detection and repair circuit which includes a self-test logic circuit built in within the device and a self-repair logic circuit also built in within the device. In one embodiment, the built in self-test logic circuit may be configured to automatically identify defective memory cells in a memory. Upon identifying one or more defective memory cells, the built in self-repair logic circuit may be configured to automatically repair the defective memory cells by replacing defective cells with spare cells within the memory.
摘要翻译：根据本说明书，一种装置包括内部缺陷检测和修复电路，其包括内置在该装置内的自检逻辑电路和内置在该装置内的自修复逻辑电路。在一个实施例中，内置自检逻辑电路可以被配置为自动识别存储器中的有缺陷的存储器单元。在识别一个或多个有缺陷的存储器单元时，内建的自修复逻辑电路可以被配置为通过用存储器内的备用单元替换有缺陷的单元来自动修复有缺陷的存储器单元。在一个实施例中，作为存储器地址和周期性地址偏移的函数产生数据模式。本文描述了其它方面。

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