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    • 21. 发明申请
      US20090199151A1 ELECTRICALLY DRIVEN OPTICAL PROXIMITY CORRECTION 有权
    • ELECTRICALLY DRIVEN OPTICAL PROXIMITY CORRECTION
    • 电动驱动光学临近校正
    • US20090199151A1
    • 2009-08-06
    • US12024188
    • 2008-02-01
    • Shayak Banerjee , James A. Culp , Praveen Elakkumanan , Lars W. Liebmann
    • Shayak Banerjee , James A. Culp , Praveen Elakkumanan , Lars W. Liebmann
    • G06F17/50
    • G06F17/5081 , G03F1/36
    • An approach that provides electrically driven optical proximity correction is described. In one embodiment, there is a method for performing an electrically driven optical proximity correction. In this embodiment, an integrated circuit mask layout representative of a plurality of layered shapes each defined by features and edges is received. A lithography simulation is run on the mask layout. An electrical characteristic is extracted from the output of the lithography simulation for each layer of the mask layout. A determination as to whether the extracted electrical characteristic is in conformance with a target electrical characteristic is made. Edges of the plurality of layered shapes in the mask layout are adjusted in response to determining that the extracted electrical characteristic for a layer in the mask layout fails to conform with the target electrical characteristic.
    • 描述了提供电驱动光学邻近校正的方法。 在一个实施例中，存在执行电驱动光学邻近校正的方法。 在本实施例中，接收表示由特征和边缘定义的多个分层形状的集成电路掩模布局。 在掩模布局上运行光刻仿真。 从掩模布局的每层的光刻模拟的输出中提取电特性。 确定提取的电特性是否与目标电特性一致。 响应于确定提取的掩模布局中的层的电特性不符合目标电特性，调整掩模布局中的多个分层形状的边缘。
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    • 22. 发明申请
      US20090182448A1 METHOD TO CHECK MODEL ACCURACY DURING WAFER PATTERNING SIMULATION 失效
    • METHOD TO CHECK MODEL ACCURACY DURING WAFER PATTERNING SIMULATION
    • 在WAFER模式中检查模型精度的方法
    • US20090182448A1
    • 2009-07-16
    • US12015077
    • 2008-01-16
    • Scott M. Mansfield , Lars W. Liebmann , Mohamed Talbi
    • Scott M. Mansfield , Lars W. Liebmann , Mohamed Talbi
    • G06F17/00
    • G03F7/70508 , G03F1/36 , G03F1/68 , G03F7/705
    • A method, and computer program product and system for performing the method, is provided for designing a mask used in the manufacture of semiconductor integrated circuits, in which a model of the lithographic process is used during the mask design process. More particularly, the on-wafer process model is a function of optical image parameters that are calibrated using measurements from a test pattern. An uncertainty metric for the predicted response simulated by the on-wafer process model is computed for a given evaluation point of interest as a function of a distance metric between the collective optical image parameters simulated at the given evaluation point and the collective optical image parameters at the calibration data points. The uncertainty metric preferably is also a function of the sensitivity of the on-wafer process model response to changes in the optical image parameters.
    • 提供了一种用于执行该方法的方法和计算机程序产品和系统，用于设计在半导体集成电路的制造中使用的掩模，其中在掩模设计过程中使用光刻处理的模型。 更具体地，在晶片上的工艺模型是使用来自测试图案的测量校准的光学图像参数的函数。 对于给定的感兴趣评估点，计算由晶片上过程模型模拟的预测响应的不确定性度量，作为在给定评估点处模拟的总体光学图像参数与集体光学图像参数之间的距离度量的函数 校准数据点。 不确定性度量优选地也是晶片上工艺模型响应对光学图像参数变化的灵敏度的函数。
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    • 26. 发明授权
      US06795961B2 Priority coloring for VLSI designs 失效
    • Priority coloring for VLSI designs
    • VLSI设计的优先着色
    • US06795961B2
    • 2004-09-21
    • US10430148
    • 2003-05-06
    • Lars W. Liebmann , Carlos A. Fonseca , Ioana Graur , Young O. Kim
    • Lars W. Liebmann , Carlos A. Fonseca , Ioana Graur , Young O. Kim
    • G06F1750
    • G03F1/30
    • A method and computer program product is described for optimizing the design of a circuit layout that assigns binary properties to the design elements according to a hierarchy of rules. For example, the design of an alternating phase shifted mask (altPSM) is optimized first according to rules that assign phase shapes that maximize image quality for critical circuit elements, and then further optimized to minimize mask manufacturability problems without significantly increasing the complexity of the design process flow. Further optimization of the design according to additional rules can be performed in a sequentially decreasing priority order. As the priority of rules decrease, some violation of lower priority rules may be acceptable, as long as higher priority rules are not violated.
    • 描述了一种方法和计算机程序产品，用于优化根据规则层级将二进制属性分配给设计元素的电路布局的设计。 例如，交替相移掩模（altPSM）的设计首先根据规定分配相位形状的规则进行优化，该相位形状使关键电路元件的图像质量最大化，然后进一步优化以最小化掩模可制造性问题，而不会显着增加设计的复杂性 工艺流程。 根据附加规则进一步优化设计可以按顺序降低的优先顺序执行。 由于规则的优先级减少，只要优先级较高的规则不被侵犯，某些违反较低优先权规则就可以接受。
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    • 27. 发明授权
      US06277527B1 Method of making a twin alternating phase shift mask 失效
    • Method of making a twin alternating phase shift mask
    • 制造双交变相移掩模的方法
    • US06277527B1
    • 2001-08-21
    • US09301778
    • 1999-04-29
    • David S. O'Grady , Lars W. Liebmann
    • David S. O'Grady , Lars W. Liebmann
    • G03F900
    • G03F1/28 , G03F1/34
    • A photolithographic mask comprises a first plurality of image segments etched into a mask substrate to a first level imparting a predetermined phase shift with respect to electromagnetic radiation of a predetermined frequency, preferably a 90° phase shift, and a second plurality of image segments etched into the mask substrate to a second level imparting a phase shift of 180° more or less than the phase shift of the first plurality of image segments with respect to the predetermined electromagnetic radiation, preferably a 270° phase shift. The first and second segments are disposed adjacent each other on a substrate and positioned such that an intersection of the predetermined electromagnetic radiation passing through the segments causes printable images to be created below the substrate when exposed to the predetermined electromagnetic radiation. The mask may further include a blocking material for the electromagnetic radiation, adjacent at least one of the first and second segments or regions, of a configuration adapted to cause a printable image to be created below the mask when exposed to the predetermined electromagnetic radiation.
    • 光刻掩模包括蚀刻到掩模基板中的第一多个图像段到达相对于预定频率的电磁辐射（优选90°相移）和第二多个图像段蚀刻的第一水平的预定相移 所述掩模基板的第二级别相对于所述预定的电磁辐射施加大于或等于所述第一多个图像段的相移的180°以上的相移，优选为270°相移。 第一和第二段在基板上彼此相邻地设置，并且定位成使得当暴露于预定的电磁辐射时，通过该段的预定电磁辐射的交点使可印刷的图像被形成在基板下方。 所述掩模还可以包括用于所述电磁辐射的阻挡材料，所述阻挡材料邻近所述第一和第二区段或区域中的至少一个，所述结构适于在暴露于所述预定电磁辐射时使所述掩模下方产生可印刷图像。
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    • 29. 发明授权
      US5636131A Geometric autogeneration of"hard"phase-shift designs for VLSI 失效
    • Geometric autogeneration of
    • VLSI“硬”相移设计的几何自动生成
    • US5636131A
    • 1997-06-03
    • US440051
    • 1995-05-12
    • Lars W. Liebmann , Mark A. Lavin , Pia N. Sanda
    • Lars W. Liebmann , Mark A. Lavin , Pia N. Sanda
    • G03F1/00 , G06F17/50 , G06F15/00 , G06F3/00
    • G06F17/5068 , Y10S706/919 , Y10S706/92
    • An apparatus implemented in a computer aided design (CAD) system automatically generates phase shifted mask designs for very large scale integrated (VLSI) chips from existing circuit design data. The system uses a series of basic geometric operations to design areas requiring phase assignment, resolve conflicting phase assignments, and eliminate unwanted phase edges. This apparatus allows automatic generation of phase shift mask data from any circuit design that allows for phase shifting. Since the dimensional input for all geometric operations is directly linked to the design ground rules given to the circuit designers, any designable circuit layout can also be phase shifted with this algorithm. The autogeneration of phase shift patterns around an existing circuit design is broken down into four major tasks: 1. Define areas that need a phase assignment; 2. Make a first pass phase assignment unique to each critical feature and define "runs" of interrelated critical features; 3. Propagation phase assignment through the "runs"; and 4. Design trim features.
    • 在计算机辅助设计（CAD）系统中实现的装置通过现有电路设计数据自动生成用于大规模集成（VLSI）芯片的相移掩模设计。 该系统使用一系列基本几何操作来设计需要相位分配的区域，解决冲突的相位分配，并消除不需要的相位边缘。 该装置允许从允许相移的任何电路设计自动生成相移掩模数据。 由于所有几何运算的尺寸输入与给予电路设计者的设计基准规则直接相关，任何可设计的电路布局也可以通过该算法相移。 现有电路设计周围的相移模式的自动生成分为四个主要任务：1.定义需要相位分配的区域; 2.对每个关键特征进行唯一的第一遍相位分配，并定义相关关键特征的“运行”; 传播阶段通过“运行”分配; 和4.设计修剪功能。
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    • 30. 发明授权
      US5553274A Vertex minimization in a smart optical proximity correction system 失效
    • Vertex minimization in a smart optical proximity correction system
    • 智能光学邻近校正系统中的顶点最小化
    • US5553274A
    • 1996-09-03
    • US470728
    • 1995-06-06
    • Lars W. Liebmann
    • Lars W. Liebmann
    • G03F1/08 , G03F7/20 , H01L21/027 , H01L21/302 , H01L21/3065 , G03F7/00
    • G03F7/70441 , Y10S706/921
    • An optical proximity correction (OPC) routine that enhances the fidelity of VLSI pattern transfer operations such as photolithography and reactive ion etch (RIE) by predistorting the mask while biasing only critical features and eliminating, as much as possible, the creation of additional vertices. The OPC routine accomplishes corrections in a timely and cost effective manner on realistic data sets without causing unnecessary increase in data volume. The OPC method employs a series of shrink, expand and subtraction operations that separate complex computer aided design (CAD) data for a lithography mask or reticle into sets of basic rectangles. More particularly, the OPC method first identifies a plurality of gate regions in a CAD design. A plurality of design shapes in the CAD design are sorted according to geometric type. A plurality of sorted design shapes share at least one side with a second design shape. The sorted design shapes are then grouped according to width. Finally, all of the grouped design shapes having been identified as gate regions are biased based on applicable OPC rules
    • 光学邻近校正（OPC）程序，通过在仅偏置关键特征并且尽可能多地消除附加顶点的创建的情况下预失真掩模来增强VLSI图案转移操作（例如光刻和反应离子蚀刻（RIE））的保真度。 OPC程序可以及时，经济地对现实数据进行修正，而不会导致数据量的不必要的增加。 OPC方法采用一系列收缩，扩展和减法操作，将光刻掩模或掩模版的复杂计算机辅助设计（CAD）数据分成几组基本矩形。 更具体地，OPC方法首先在CAD设计中识别多个栅极区域。 CAD设计中的多个设计形状根据几何类型进行排序。 多个分选的设计形状共享具有第二设计形状的至少一个侧面。 然后将分类的设计形状根据宽度进行分组。 最后，基于可应用的OPC规则，所有已经被识别为门区域的分组设计形状都被偏置
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