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    • 23. 发明申请
      US20100176450A1 STRUCTURE AND METHOD OF FORMING A TRANSISTOR WITH ASYMMETRIC CHANNEL AND SOURCE/DRAIN REGIONS 有权
    • STRUCTURE AND METHOD OF FORMING A TRANSISTOR WITH ASYMMETRIC CHANNEL AND SOURCE/DRAIN REGIONS
    • 用不对称通道和源/漏区形成晶体管的结构和方法
    • US20100176450A1
    • 2010-07-15
    • US12351263
    • 2009-01-09
    • Haining S. Yang , Kangguo Cheng , Robert Wong
    • Haining S. Yang , Kangguo Cheng , Robert Wong
    • H01L29/78 , H01L21/336
    • H01L29/78618 , H01L29/78684 , H01L29/78696
    • A semiconductor structure is described. The structure includes a semiconductor substrate having a conductive gate abutting a gate insulator for controlling conduction of a channel region; and a source region and a drain region associated with the conductive gate, where the source region includes a first material and the drain region includes a second material, and where the conductive gate is self-aligned to the first material and the second material. In one embodiment, the first material includes Si and the second material includes SiGe. A method of forming a semiconductor structure is also described. The method includes forming a pad layer on a top surface of a SOI layer of a semiconductor substrate; patterning the pad layer and a portion of the SOI layer for forming a SiGe layer; epitaxially growing the SOI layer for forming a Si layer and a SiGe layer adjacent to a sidewall of the SOI layer; selectively pulling a portion of the pad layer; forming a gate dielectric of a portion of the SiGe layer and the SOI layer; forming a gate conductor over the gate dielectric; removing the remaining of the pad layer; forming a source region in at least one of the SOI layer and the SiGe layer; and forming a drain region in at least one of the SOI layer and the SiGe layer.
    • 描述半导体结构。 该结构包括具有邻接栅极绝缘体的导电栅极以控制沟道区域的导通的半导体衬底; 以及与导电栅极相关联的源极区域和漏极区域，其中源极区域包括第一材料，并且漏极区域包括第二材料，并且其中导电栅极与第一材料和第二材料自对准。 在一个实施例中，第一材料包括Si，第二材料包括SiGe。 还描述了形成半导体结构的方法。 该方法包括在半导体衬底的SOI层的顶表面上形成焊盘层; 图案化衬垫层和用于形成SiGe层的SOI层的一部分; 外延生长用于形成Si层的SOI层和与SOI层的侧壁相邻的SiGe层; 选择性地拉动衬垫层的一部分; 形成SiGe层和SOI层的一部分的栅极电介质; 在所述栅极电介质上形成栅极导体; 去除衬垫层的剩余部分; 在所述SOI层和所述SiGe层中的至少一个中形成源区; 以及在所述SOI层和所述SiGe层中的至少一个中形成漏区。
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    • 25. 发明授权
      US07659174B2 Method to enhance device performance with selective stress relief 有权
    • Method to enhance device performance with selective stress relief
    • 通过选择性应力消除来增强设备性能的方法
    • US07659174B2
    • 2010-02-09
    • US11930230
    • 2007-10-31
    • Yong Meng Lee , Haining S. Yang , Victor Chan
    • Yong Meng Lee , Haining S. Yang , Victor Chan
    • H01L21/336
    • H01L21/823807 , H01L21/823864 , H01L29/7843
    • A structure and method of fabrication of a semiconductor device having a stress relief layer under a stress layer in one region of a substrate. In a first example, a stress relief layer is formed over a first region of the substrate (e.g., PFET region) and not over a second region (e.g., NFET region). A stress layer is over the stress relief layer in the first region and over the devices and substrate/silicide in the second region. The NFET transistor performance is enhanced due to the overall tensile stress in the NFET channel while the degradation in the PFET transistor performance is reduced/eliminated due to the inclusion of the stress relief layer. In a second example embodiment, the stress relief layer is formed over the second region, but not the first region and the stress of the stress layer is reversed.
    • 在衬底的一个区域中的应力层下方具有应力消除层的半导体器件的制造结构和方法。 在第一示例中，应力消除层形成在衬底的第一区域（例如，PFET区域）上，而不是在第二区域（例如，NFET区域）之上。 应力层在第一区域中的应力消除层上方和第二区域中的器件和衬底/硅化物之上。 NFET晶体管的性能由于NFET沟道中的整体拉伸应力而增强，而由于包含应力消除层而降低/消除了PFET晶体管性能的降低。 在第二示例性实施例中，应力消除层形成在第二区域上，但不是第一区域并且应力层的应力被反转。
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    • 27. 发明申请
      US20090283829A1 FINFET WITH A V-SHAPED CHANNEL 审中-公开
    • FINFET WITH A V-SHAPED CHANNEL
    • FINFET与V形通道
    • US20090283829A1
    • 2009-11-19
    • US12119515
    • 2008-05-13
    • Thomas W. Dyer , Haining S. Yang
    • Thomas W. Dyer , Haining S. Yang
    • H01L21/8238 , H01L27/092
    • H01L29/785 , H01L29/045 , H01L29/66818
    • A fin-type field effect transistor (finFET) structure comprises a substrate having a planar upper surface, an elongated fin on the planar upper surface of the substrate (wherein the length and the height of the fin are greater that the width of the fin) and an elongated gate conductor on the planar upper surface of the substrate. The length and the height of the gate conductor are greater than the width of the gate conductor. The fin comprises a center section comprising a semiconducting channel region and end sections distal to the channel region. The end sections of the fin comprise conductive source and drain regions. The gate conductor covers the channel region of the fin. The sidewalls of the channel region comprise a different crystal orientation than the sidewalls of the source and drain regions.
    • 鳍式场效应晶体管（finFET）结构包括具有平坦上表面的基板，在基板的平面上表面上的细长翅片（其中鳍的长度和高度大于翅片的宽度） 以及在基板的平面上表面上的细长栅极导体。 栅极导体的长度和高度大于栅极导体的宽度。 翅片包括中心部分，其包括半导体沟道区域和远离沟道区域的端部区段。 翅片的端部部分包括导电源极和漏极区域。 栅极导体覆盖鳍片的沟道区域。 沟道区的侧壁包括与源区和漏区的侧壁不同的晶体取向。
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    • 28. 发明申请
      US20090256173A1 COMPLEMENTARY FIELD EFFECT TRANSISTORS HAVING EMBEDDED SILICON SOURCE AND DRAIN REGIONS 有权
    • COMPLEMENTARY FIELD EFFECT TRANSISTORS HAVING EMBEDDED SILICON SOURCE AND DRAIN REGIONS
    • 具有嵌入式硅源和漏区的补充场效应晶体管
    • US20090256173A1
    • 2009-10-15
    • US12103301
    • 2008-04-15
    • Xiangdong Chen , Thomas W. Dyer , Haining S. Yang
    • Xiangdong Chen , Thomas W. Dyer , Haining S. Yang
    • H01L27/092 , H01L21/8238
    • H01L21/823807 , H01L21/8258 , H01L29/1054 , H01L29/165 , H01L29/66636 , H01L29/7848
    • A method is provided of fabricating complementary stressed semiconductor devices, e.g., an NFET having a tensile stressed channel and a PFET having a compressive stressed channel. In such method, a first semiconductor region having a lattice constant larger than silicon can be epitaxially grown on an underlying semiconductor region of a substrate. The first semiconductor region can be grown laterally adjacent to a second semiconductor region which has a lattice constant smaller than that of silicon. Layers consisting essentially of silicon can be grown epitaxially onto exposed major surfaces of the first and second semiconductor regions after which gates can be formed which overlie the epitaxially grown silicon layers. Portions of the first and second semiconductor regions adjacent to the gates can be removed to form recesses. Regions consisting essentially of silicon can be grown within the recesses to form embedded silicon regions. Source and drain regions then can be formed in the embedded silicon regions. The difference between the lattice constant of silicon and that of the underlying first and second regions results in tensile stressed silicon over the first semiconductor region and compressive stressed silicon over the second semiconductor region.
    • 提供了制造互补应力半导体器件的方法，例如具有拉伸应力通道的NFET和具有压应力通道的PFET。 在这种方法中，可以在衬底的下面的半导体区域外延生长具有大于硅的晶格常数的第一半导体区域。 第一半导体区域可以与具有比硅的晶格常数小的晶格常数的第二半导体区域横向生长。 基本上由硅组成的层可以外延生长到第一和第二半导体区域的暴露的主表面上，之后可以形成覆盖外延生长的硅层的栅极。 可以去除与栅极相邻的第一和第二半导体区域的部分以形成凹部。 基本上由硅组成的区域可以在凹槽内生长以形成嵌入的硅区域。 然后可以在嵌入的硅区域中形成源区和漏区。 硅的晶格常数和下面的第一和第二区域的晶格常数之间的差异导致第一半导体区域上的拉伸应力硅和第二半导体区域上的压应力硅。
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    • 30. 发明授权
      US07572692B2 Complementary transistors having different source and drain extension spacing controlled by different spacer sizes 有权
    • Complementary transistors having different source and drain extension spacing controlled by different spacer sizes
    • 具有由不同间隔物尺寸控制的不同源极和漏极扩展间隔的互补晶体管
    • US07572692B2
    • 2009-08-11
    • US11191426
    • 2005-07-27
    • Haining S. Yang
    • Haining S. Yang
    • H01L21/8238 , H01L21/336
    • H01L29/7843 , H01L21/823814 , H01L21/823864 , H01L29/0615 , H01L29/1083 , H01L29/6656
    • Disclosed is a method of forming an integrated circuit structure having first-type transistors, such as P-type field effect transistors (PFETs) and complementary second-type transistors, such as N-type field effect transistors (NFETs) on the same substrate. More specifically, the invention forms gate conductors above channel regions in the substrate, sidewall spacers adjacent the gate conductors, and source and drain extensions in the substrate. The sidewall spacers are larger (extend further from the gate conductor) in the PFETs than in the NFETs. The sidewall spacers align the source and drain extensions during the implanting process. Therefore, the larger sidewall spacers position (align) the source and drain implants further from the channel region for the PFETs when compared to the NFETs. Then, during the subsequent annealing processes, the faster moving PFET impurities will be restrained from diffusing too far into the channel region under the gate conductor. This prevents the short channel effect that occurs when the source and drain impurities extend too far beneath the gate conductor and short out the channel region.
    • 公开了一种在同一衬底上形成诸如P型场效应晶体管（PFET）和诸如N型场效应晶体管（NFET）的互补第二型晶体管的第一型晶体管的集成电路结构的方法。 更具体地，本发明在衬底中的通道区域上方形成栅极导体，邻近栅极导体的侧壁间隔物，以及衬底中的源极和漏极延伸部分。 侧壁间隔物在PFET中比在NFET中更大（从栅极导体延伸）。 在植入过程期间，侧壁间隔件对准源极和漏极延伸部。 因此，当与NFET相比较时，较大的侧壁间隔物用于PFET的沟道区域进一步放置（对准）源极和漏极注入。 然后，在随后的退火工艺中，较快移动的PFET杂质将被抑制在栅极导体下方的沟道区域中扩散得太远。 这防止了当源极和漏极杂质在栅极导体之下太远地延伸并且使沟道区域短时发生的短沟道效应。
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