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21. 发明公开

KR20200145705A 더미 셀의 제어 방법 및 반도체 장치 审中-公开
公开(公告)号：KR20200145705A
公开(公告)日：2020-12-30
申请号：KR20200071874
申请日：2020-06-12
申请人： WINBOND ELECTRONICS CORP
发明人： ARAKAWA KENICHI , OKABE SHO
IPC分类号： G11C16/04 , G11C8/08 , G11C16/08 , G11C16/16
摘要： [과제] 메모리셀의문턱값분포의안정화를도모하는고신뢰성의반도체장치및 더미셀의제어방법을제공한다. [해결수단] NAND 스트링은, 소스선측선택트랜지스터(SEL_S), 소스선측의더미셀(DCS), 복수의메모리셀(MC0 내지 MC31), 비트선측의더미셀(DCD) 및비트선측선택트랜지스터(SEL_D)를포함한다. 본발명의더미셀을제어하는방법은, 선택된블록의소거후에, 해당블록의더미셀(DCS)에접속된더미워드선(DWLS)에프로그램전압을인가해서더미셀(DCS)을프로그램상태로프로그래밍하는단계를포함한다.

22. 发明公开

KR20200144619A 메모리 디바이스 및 그 로우 해머 리프레쉬 방법 审中-公开
公开(公告)号：KR20200144619A
公开(公告)日：2020-12-30
申请号：KR20190072312
申请日：2019-06-18
申请人： WINBOND ELECTRONICS CORP
发明人： OKUNO SHINYA
IPC分类号： G11C11/406 , G11C11/408
摘要： 본발명은, 메모리디바이스및 그로우해머리프레쉬방법을제공한다. 메모리디바이스는, 메모리어레이와컨트롤러를포함한다. 메모리어레이는, 복수의표준영역과복수의표준영역에인접하는리던던시영역을가진다. 리던던시영역은, 상호교대로배열된복수의제1 워드라인과복수의제2 워드라인을포함한다. 컨트롤러는, 리던던시영역을로우해머리프레쉬하지않고, 복수의표준영역을로우해머리프레쉬하는데이용된다.

23. 发明公开

KR20200144477A 반도체 장치 및 프로그램 방법 审中-公开
公开(公告)号：KR20200144477A
公开(公告)日：2020-12-29
申请号：KR20200068032
申请日：2020-06-05
申请人： WINBOND ELECTRONICS CORP
发明人： OKABE SHO
IPC分类号： G11C16/08 , G11C7/12 , G11C16/10 , G11C16/24
摘要： [과제] 프로그램동작시의피크전류를삭감가능한프로그램방법을제공한다. [해결수단] 본발명에따른플래쉬메모리의프로그램방법은, 시각(t0~t1) 기간에서, 선택비트라인및 비선택비트라인을약한구동의가상전압으로충전하고, 시각(t1~t2) 기간에서, 강한구동의가상전압으로충전하고, 시각(t2)에서선택메모리셀에접속된선택비트라인을 GND 레벨로방전을개시할때, 적어도시각(t2~t3) 기간에서, 적어도비선택비트라인을약한구동의가상전압으로충전함으로써절체하고, 그후, 선택워드라인에프로그램전압을인가하는단계를포함한다.

24. 发明公开

KR20200139294A 메모리 장치의 코드 실행을 위한 지연 리셋 审中-公开
公开(公告)号：KR20200139294A
公开(公告)日：2020-12-14
申请号：KR20190065292
申请日：2019-06-03
申请人： WINBOND ELECTRONICS CORP
发明人： ADMON ITAY , TASHER NIR , LUKO MARK
IPC分类号： G06F9/4401 , G06F1/24 , G11C16/20
摘要： 메모리장치는비휘발성메모리(NVM) 및회로를포함한다. 이회로는프로세서에대한메모리액세스동작을실행하기위해 NVM을준비하고초기화하고, NVM의준비및 초기화의적어도일부동안프로세서가부트스트랩되는것을방지함으로써, NVM이준비되기전에프로세서로부터메모리액세스동작이수신되지않는것을확실히하도록구성된다.

25. 发明公开

KR20200135722A 반도체 장치 및 연속 독출 방법 审中-公开
公开(公告)号：KR20200135722A
公开(公告)日：2020-12-03
申请号：KR20200036159
申请日：2020-03-25
申请人： WINBOND ELECTRONICS CORP
发明人： KASAI TAKAMICHI
IPC分类号： G11C16/26 , G06F11/10 , G11C7/06 , G11C16/04 , G11C16/32
摘要： [과제] 연속독출의고속화를도모할수 있는반도체장치및 연속독출방법을제공한다. [해결수단] 본발명에따른 NAND형플래시메모리의연속독출방법은, 외부클록신호의주파수를검출하는단계와, 검출된외부클록신호의주파수에대응하는독출타이밍에근거해, 메모리셀 어레이로부터데이터를독출하는단계와, 독출된데이터를래치(L1, L2)에유지하는단계와, 외부클록신호에동기해, 보유된데이터를출력하는단계를가진다.

26. 发明公开

KR20200131747A 반도체 기억장치 审中-公开
公开(公告)号：KR20200131747A
公开(公告)日：2020-11-24
申请号：KR20200054459
申请日：2020-05-07
申请人： WINBOND ELECTRONICS CORP
发明人： SUDO NAOAKI
IPC分类号： G11C29/12 , G11C5/14 , G11C16/30
摘要： [과제] 소비전력을저감하면서정확하게파워다운동작을실행할수 있는반도체기억장치를제공한다. [해결수단] 본발명의플래시메모리는, 공급전압이일정전압으로강하된것을검출하는저전력전압검출회로(210)와, 공급전압이일정전압으로강하된것을고정밀도전압검출회로(220)와, 내부회로가동작상태일때 고정밀도전압검출회로(220)를선택하고, 내부회로가대기상태일때 저전력전압검출회로(210)를선택하고, 저전력전압검출회로(210) 또는고정밀도전압검출회로(220)의검출결과에응답해서파워다운동작을실행하는제어기(140)를포함한다.

27. 发明公开

KR20180020868A NAND형 플래시 메모리 및 그 독출 방법 审中-公开
标题翻译： NAND型NAND型闪存及其读取方法
公开(公告)号：KR20180020868A
公开(公告)日：2018-02-28
申请号：KR20170047594
申请日：2017-04-12
申请人： WINBOND ELECTRONICS CORP
发明人： YAMAUCHI KAZUKI , SUITO KATSUTOSHI
IPC分类号： G11C16/26 , G11C16/04 , G11C16/10 , G11C29/42
CPC分类号： G11C29/52 , G06F3/0619 , G06F3/0656 , G06F3/0679 , G11C16/3404 , G11C29/04
摘要： SFDP 데이터의고속독출이가능한 NAND형플래시메모리및 그독출방법을제공한다. 플래시메모리는메모리셀 어레이; 메모리셀 어레이로부터독출된데이터를보유하는제1 래치회로(L1) 및제1 래치회로(L1)로부터전송된데이터를보유가능한제2 래치회로(L2)를포함하는페이지버퍼/센스회로(170); 및컨트롤러(150);를포함한다. 컨트롤러(150)는, 전원투입직후또는리셋직후에메모리셀 어레이의블록 0/페이지 0의데이터를제2 래치회로(L2)에보유시키고, SFDP 데이터를제1 래치회로(L1)에보유시킨다. 그리고, 입력되는커맨드에따라 SFDP 데이터또는블록 0/페이지 0의데이터를시리얼출력한다.
摘要翻译：提供了一种能够高速读取SFDP数据的NAND闪存及其读取方法。闪存包括存储单元阵列，页缓冲器/读取电路170和控制器150.页缓冲器/读取电路170包括第一锁存电路L1和第二锁存电路L2。第一锁存电路L1保持从存储单元阵列读取的数据。第二锁存电路L2保持从第一锁存电路L1传输的数据。在电源接通或复位之后，控制器150控制存储单元阵列的块0 /页0的数据保持在第二锁存电路L2中，并控制SFDP数据保持在第一锁存电路L1中。根据输入命令，SFDP数据或块0 /页0的数据被串行输出。

28. 发明专利

ES2780248T3 Memoria resistiva tridimensional y su fabricación 未知
公开(公告)号：ES2780248T3
公开(公告)日：2020-08-24
申请号：ES16196516
申请日：2016-10-31
申请人： WINBOND ELECTRONICS CORP
发明人： CHEN FREDERICK , HO CHIA-HUA
IPC分类号： H01L27/24 , H01L45/00
摘要： Una memoria resistiva tridimensional (10, 20, 30, 40, 50), que comprende: un pilar de canal (114), dispuesto sobre un sustrato (100), en el que el pilar de canal (114) comprende un material semiconductor; un primer pilar de puerta (120), dispuesto en el sustrato (100) y en el primer lado del pilar de canal (114); una capa dieléctrica de primera puerta (108), dispuesta entre el pilar de canal (114) y el pilar de primera puerta (120); una primera estructura apilada (112) y una segunda estructura apilada (104), dispuestas en el sustrato (100) y respectivamente en los segundos y terceros lados opuestos del pilar de canal (114), en el que cada una de la primera estructura apilada (112) y la segunda estructura apilada (104) comprende una pluralidad de capas de material conductor (102a) y una pluralidad de capas de material aislante (102b) apiladas alternativamente; un pilar de resistencia variable (128), dispuesto en el sustrato (100) y en un lado de la primera estructura apilada (112) opuesto al pilar de canal (114); y un pilar de electrodos (132), dispuesto sobre el sustrato (100) y situado en el interior del pilar de resistencia variable (128), en el que el pilar de electrodos (132) comprende, de afuera hacia dentro, una capa de intercambio iónico (132a), una capa de barrera (132b) y una capa de electrodos (132c).

29. 发明专利

ES2754389T3 Dispositivo de memoria de semiconductor no volátil 未知
公开(公告)号：ES2754389T3
公开(公告)日：2020-04-17
申请号：ES16192641
申请日：2016-10-06
申请人： WINBOND ELECTRONICS CORP
发明人： YAMAUCHI KAZUKI , SUDO NAOAKI
IPC分类号： G11C16/34 , G06F11/10 , G11C16/10 , G11C16/30 , G11C29/52
摘要： Un dispositivo de almacenamiento de semiconductor no volátil (100), que comprende: una matriz de memoria (110); una pluralidad de circuitos de retención de datos (120-0∼ 120-7), en el que en los circuitos de retención de datos (120-0∼ 120-7), cada uno de los circuitos de retención de datos (120-0~120-7) comprende un circuito conectado a la matriz de memoria (110) a través de una línea de bits (GBL) y que retiene datos para ser programados en una página seleccionada, y un circuito de salida (170) que emite si una verificación está calificada o no en una verificación de programación; y un circuito de determinación (200), conectado al circuito de salida (170) de cada uno de los circuitos de retención de datos (120-0∼ 120-7), y que determina si los resultados de verificación de la pluralidad de circuitos de retención de datos (120-0∼ 120-7) coincide con un número permitido de bits no calificados, en el que el circuito de determinación (200) comprende: un primer circuito que genera una tensión de detección que corresponde a si las verificaciones de los circuitos de retención de datos (120-0~120-7) están calificadas o no en base a corrientes de referencia (Iref) correspondientes al número de bits no calificados, un segundo circuito que genera una tensión de referencia (Vref) en base a corrientes de referencia (Iref) correspondientes al número permitido de bits no calificados, y un circuito de comparación (CMP) que compara la tensión de detección con la tensión de referencia (Vref), en el que el circuito de comparación (CMP) emite una señal que indica si los resultados de verificación de los circuitos de retención de datos (120-0∼ 120-7) son el número permitido de bits no calificados, en el que circuito de salida (170) del circuito de retención de datos (120-0∼ 120-7) comprende un transistor a través del cual fluye una corriente equivalente a la corriente de referencia (Iref) del segundo circuito cuando el resultado de la verificación es no calificado, estando el dispositivo de almacenamiento de semiconductor no volátil (100) caracterizado porque uno del primer circuito y el segundo circuito comprende una pluralidad de transistores a través de los cuales fluye la corriente de referencia (Iref), y porque el número de transistores operables de la pluralidad de transistores se selecciona en correspondencia con el número permitido de bits no calificados.

30. 发明专利

ES2730746T3 Circuito de detección para RRAM 未知
公开(公告)号：ES2730746T3
公开(公告)日：2019-11-12
申请号：ES15202605
申请日：2015-12-23
申请人： WINBOND ELECTRONICS CORP
发明人： HUANG KOYING
IPC分类号： G11C7/06 , G11C7/08 , G11C13/00
摘要： Un dispositivo (200, 300) de memoria de acceso aleatorio resistivo que comprende: una matriz (210, 310) de RRAM que comprende: una pluralidad de celdas (211, 311) de RRAM acopladas a una línea de fuente (SL) en la que cada una de las celdas de RRAM se configura para almacenar un estado lógico y se puede seleccionar mediante una línea de bit correspondiente (BL) y una línea de palabra correspondiente (WL); un controlador (240, 340) configurado para seleccionar una celda de RRAM seleccionada por una señal de línea de bit (SBL) y una línea de palabra seleccionada, en el que el controlador se configura para determinar el estado lógico almacenado en la celda de RRAM seleccionada de acuerdo con una señal de detección (SS, SCM), y en el que el controlador se configura para operar en una operación de reinicio, una operación de configuración, una operación de lectura inversa y una operación de lectura directa; un decodificador (220, 320) de línea de bit configurado para acoplar una línea de bit de datos (DBL) a la línea de bit seleccionada de acuerdo con la señal de línea de bit; y un circuito (250, 350, 400, 500) de detección acoplado a la línea de bit de datos y configurado para comparar una corriente de memoria (IM) que fluye a través la celda de RRAM seleccionada con una corriente de referencia (IREF) para generar la señal de detección, en la que el circuito de detección se configura para: - bajar la corriente de memoria desde la línea de bit de datos cuando el controlador funciona en la operación de reinicio y la operación de lectura inversa, - obtener la corriente de memoria a la línea de bit de datos cuando el controlador funciona en la operación de configuración y la operación de lectura directa, en el que el dispositivo de memoria de acceso aleatorio resistivo se configura de tal manera que, cuando el controlador funciona en la operación de lectura inversa, la corriente de memoria fluye desde la línea de fuente hasta la línea de bit seleccionada, y cuando el controlador funciona en la operación de lectura directa, la corriente de memoria fluye desde la línea de bit seleccionada hasta la línea de fuente en la que el circuito de detección comprende: un primer espejo (410, 510) de corriente configurado para copiar la corriente de referencia de un primer nodo (N1) con una primera relación de transferencia a un segundo nodo (N2); un primer interruptor (420, 520) configurado para acoplar el segundo nodo a la línea de bit de datos mediante una primera señal de operación (SO1) generada por el controlador caracterizado porque el circuito de detección comprende adicionalmente un segundo espejo (440, 540) de corriente configurado para copiar la corriente de memoria de la línea de bit de datos con una segunda relación de transferencia al segundo nodo; un segundo interruptor (430, 530) configurado para acoplar el segundo espejo de corriente a la línea de bit de datos mediante una segunda señal de operación (SO2) generada mediante el controlador, el controlador y el primer y segundo interruptores que se configuran de tal manera que el primer interruptor está ENCENDIDO y el segundo interruptor está APAGADO cuando el controlador funciona en la operación de configuración y la operación de lectura directa, y el primer interruptor está APAGADO y el segundo interruptor está ENCENDIDO cuando el controlador funciona en la operación de reinicio y la operación de lectura inversa; y y un comparador (450, 550) que compara un primer voltaje del primer nodo con un segundo voltaje del segundo nodo para generar la señal de detección.

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