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21. 发明申请

WO2008022901A2 PROCEDE DE FABRICATION COLLECTIVE DE MODULES ELECTRONIQUES 3D 审中-公开
标题翻译：三维电子模块的集体制造方法
公开(公告)号：WO2008022901A2
公开(公告)日：2008-02-28
申请号：PCT/EP2007/058090
申请日：2007-08-03
申请人： 3D PLUS , VAL, Christian
发明人： VAL, Christian
IPC分类号： H01L21/98 , H01L25/065
CPC分类号： H01L22/32 , H01L21/563 , H01L21/6835 , H01L21/6836 , H01L25/0657 , H01L25/50 , H01L2221/68327 , H01L2221/6834 , H01L2221/68359 , H01L2221/68368 , H01L2221/68386 , H01L2224/73203 , H01L2225/06513 , H01L2225/06551 , H01L2225/06572 , H01L2924/01019 , H01L2924/01068 , H01L2924/01079 , H01L2924/1461 , Y10T29/49004 , H01L2924/00
摘要： L'invention concerne Ia fabrication collective de n modules 3D. Elle comprend une étape de fabrication d'un lot de n tranches i sur une même plaque, d'épaisseur es comprenant du silicium, recouverte sur une face de plots de test (20) puis d'une couche isolante (4) d'épaisseur e, formant le substrat isolant et munie d'au moins un composant électronique (11 ) connecté aux plots de test (20) à travers ladite couche isolante, les composants étant séparés les uns des autres par des premières rainures (30) d'une largeur L1, les plots de connexion des composants (2) étant connectés à des pistes (3) qui affleurent au niveau des rainures (30), B1) une étape de dépôt d'un support adhésif (40) sur la face côté composants, C1 ) une étape de retrait de la plaque de silicium (10) de manière à faire apparaître les plots de test (20), D1 ) une étape de test électrique des composants de la plaque par les plots de test (20), et de marquage des composants valides (11 '), E1 ) une étape de report sur un film adhésif (41) des tranches (50) comportant chacune un composant valide (11 '), les tranches étant séparées par des deuxièmes rainures (31) au niveau desquelles affleurent les pistes de connexion (3) des composants valides (11 '). Cette étape répétée K fois, est suivie d'une étape d'empilement des K plaques, de formation de trous métallisés dans l'épaisseur de l'empilement et destinés à la connexion des tranches entre elles, puis de découpe de l'empilement pour obtenir les n modules 3D.
摘要翻译：本发明涉及n个3D模块的集体制造。它包括在同一平板上制造一批n片硅片的步骤，其中硅片的厚度在一侧覆盖有测试垫（20），然后用绝缘层覆盖。（4）厚度为e，形成绝缘基板并具有至少一个与其连接的电子元件（11）; 在测试垫（20）处> 通过所述绝缘层通过宽度为L1的第一凹槽（30）将所述部件彼此分开，所述部件（2）的连接垫彼此连接。 ; 与槽（30）平齐的轨道（3），B1），在面向槽（B1）的顶部的一侧上的支撑台阶（40）。部件，C1）以如下方式去除硅晶片（10）的步骤示出测试垫（20），D1）由测试垫（20）对板的组件进行电测试步骤，并对有效组件（11'），E1）进行标记，在每个包括有效部件（11'）的切片（50）的粘合剂膜（41）上的转移步骤，切片由在其中有效部件（11'）的连接轨道（3）与之齐平。该步骤重复K次，随后是K板的堆叠步骤，形成堆叠在堆叠厚度中且指定的孔 s＆agrave; 将切片连接在一起，然后切割堆叠以获得n个3D模块。

22. 发明申请

WO2005004237A1 PROCEDE D'INTERCONNEXION DE COMPOSANTS ACTIF ET PASSIF ET COMPOSANT HETEROGENE A FAIBLE EPAISSEUR EN RESULTANT 审中-公开
标题翻译：用于互连主动和被动部件的方法，以及一个结果薄的异质组件
公开(公告)号：WO2005004237A1
公开(公告)日：2005-01-13
申请号：PCT/EP2004/051314
申请日：2004-06-30
申请人： 3D PLUS , VAL, Christian , LIGNIER, Olivier
发明人： VAL, Christian , LIGNIER, Olivier
IPC分类号： H01L23/538
CPC分类号： H01L24/85 , H01G4/228 , H01G4/40 , H01L21/568 , H01L21/6835 , H01L23/5389 , H01L24/48 , H01L24/73 , H01L24/96 , H01L24/97 , H01L25/16 , H01L25/50 , H01L2224/04105 , H01L2224/16225 , H01L2224/24137 , H01L2224/32145 , H01L2224/32225 , H01L2224/48091 , H01L2224/48145 , H01L2224/48227 , H01L2224/73265 , H01L2224/73267 , H01L2224/85001 , H01L2224/97 , H01L2924/00014 , H01L2924/01005 , H01L2924/01006 , H01L2924/01014 , H01L2924/01027 , H01L2924/01028 , H01L2924/01029 , H01L2924/01033 , H01L2924/01046 , H01L2924/01047 , H01L2924/01056 , H01L2924/01074 , H01L2924/01079 , H01L2924/01087 , H01L2924/09701 , H01L2924/10253 , H01L2924/14 , H01L2924/19041 , H01L2924/19042 , H01L2924/19043 , H01L2924/19105 , H01L2924/30105 , H01L2924/30107 , H01L2924/3025 , H01L2224/78 , H01L2924/00 , H01L2224/85 , H01L2924/00012 , H01L2224/45099
摘要： La présente invention concerne un procédé d'interconnexion à faible épaisseur de composants actif et passif à deux ou trois dimensions, et les composants hétérogènes à faible épaisseur en résultant. Selon l'invention, le procédé comprend : le positionnement et la fixation (11) sur un support plan (23) d'au moins un composant actif et un composant passif, les plots étant en contact avec le support, le dépôt (12) d'une couche de polymère (24) sur l'ensemble du support et desdits composants, le retrait (14) du support, la redistribution des plots (15) entre les composants et/ou vers la périphérie au moyen de conducteurs métalliques (26) agencés selon un schéma prédéterminé, permettant d'obtenir une structure hétérogène reconstituée, l'amincissement hétérogène (16) de ladite structure par surfaçage non sélectif de la couche de polymère et d'au moins un composant passif (22).
摘要翻译：本发明涉及一种用于互连具有两个或三个维度的薄主动和被动复合材料以及由此产生的薄异质组件的方法。根据本发明，本发明涉及：至少一个有源部件和一个无源部件到支撑表面（23）的定位和固定（11），触头与支撑件接触; 聚合物层（24）沉积到由支撑体和这些部件组成的组件上; 撤回（14）的支持; 通过根据预定构型布置的金属导体（26），复合材料和/或周边之间的接触的再分配，由此使得可以获得重构的异质结构; 通过聚合物涂层和至少一个无源部件（22）的非选择性表面抛光来对该结构进行非均匀变薄（16）。

23. 发明申请

WO1994025987A1 SEMICONDUCTOR CHIP ENCAPSULATION METHOD, DEVICE PRODUCED BY THIS METHOD AND ITS APPLICATION TO THREE DIMENSIONAL CHIP INTERCONNECTION 审中-公开
标题翻译：半导体芯片封装方法，本方法生产的器件及其应用于三维芯片互连
公开(公告)号：WO1994025987A1
公开(公告)日：1994-11-10
申请号：PCT/FR1994000427
申请日：1994-04-15
申请人： THOMSON-CSF , VAL, Christian
发明人： THOMSON-CSF
IPC分类号： H01L25/065
CPC分类号： H01L24/97 , H01L23/4824 , H01L24/24 , H01L24/48 , H01L24/96 , H01L25/0657 , H01L2224/02333 , H01L2224/02371 , H01L2224/04105 , H01L2224/1134 , H01L2224/24137 , H01L2224/48091 , H01L2224/48472 , H01L2225/06524 , H01L2225/06551 , H01L2225/06589 , H01L2924/00013 , H01L2924/00014 , H01L2924/01013 , H01L2924/01015 , H01L2924/01029 , H01L2924/01058 , H01L2924/01061 , H01L2924/01078 , H01L2924/01079 , H01L2924/14 , H01L2924/3025 , H01L2224/13099 , H01L2924/00 , H01L2224/45099
摘要： According to the method of the invention, conductive leads are directly wired onto a semiconductor wafer carrying a large number of chips, the wafer is bonded to a resilient film and cut to separate each chip, after which the film is stretched to space the chips; the totality of the chips and leads are then held in an insulating material such as a polymerizable resin, and, after polishing, metal plating is applied over the leads to connect them to the sides of the chips; the assembly is then cut in order to separate the chips.
摘要翻译：根据本发明的方法，导电引线直接连接到载有大量芯片的半导体晶片上，晶片被接合到弹性膜并切割以分离每个芯片，然后将膜拉伸以使芯片间隔开; 然后将芯片和引线的总数保持在诸如可聚合树脂的绝缘材料中，并且在抛光之后，在引线上施加金属电镀以将它们连接到芯片的侧面; 然后将组件切割以分离芯片。

24. 发明申请

WO1992010853A1 METHOD AND DEVICE FOR THREE-DIMENSIONALLY INTERCONNECTING INTEGRATED CIRCUITS 审中-公开
标题翻译：用于三维互连集成电路的方法和装置
公开(公告)号：WO1992010853A1
公开(公告)日：1992-06-25
申请号：PCT/FR1991000978
申请日：1991-12-06
申请人： THOMSON-CSF , VAL, Christian , LEROY, Michel
发明人： THOMSON-CSF
IPC分类号： H01L25/065
CPC分类号： H01L24/80 , H01L25/0652 , H01L25/0657 , H01L2225/06524 , H01L2225/06551 , H01L2225/06572 , H01L2924/01005 , H01L2924/01006 , H01L2924/01014 , H01L2924/01023 , H01L2924/01033 , H01L2924/01058 , H01L2924/01087 , H01L2924/014 , H01L2924/12042 , H01L2924/14 , H01L2924/00
摘要： A method and a device for interconnecting stacked semiconductor wafers each of which includes an integrated circuit. For this purpose, the semiconductor wafers (P) are stacked and rigidly fixed to one another. In one embodiment, their connection pads are each connected by a wire (F) to any one of the sides of the stack except for one (B), which is in contact with a printed circuit. The connection of the wafers to one another and to the printed circuit is made on the sides (FV, FS, FL) of the stack.

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