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11. 发明申请

US20070022276A1 Method and System for Processing a Work Item in a Pipelined Sequence 审中-公开
标题翻译：处理流水线序列中工作项目的方法和系统
公开(公告)号：US20070022276A1
公开(公告)日：2007-01-25
申请号：US11458482
申请日：2006-07-19
申请人： Rolf Fritz , Andreas Koenig , Susan Rubow , Christopher Smith , Gerhard Zilles
发明人： Rolf Fritz , Andreas Koenig , Susan Rubow , Christopher Smith , Gerhard Zilles
IPC分类号： G06F9/44
CPC分类号： G06F9/3867 , G06F9/3885
摘要： The present invention relates to the processing of information in a computer with multiple stages wherein in each stage a particular, stage-specific work is done with or without stage-specific data. The present invention in particular adheres to the tracing of events which happen in each of these stages. In order to provide a method which generates trace information for work items which can be easier evaluated, it is proposed to perform the steps of: generating an entry in a trace pipeline for a work item; selecting a subset of trace information generated during the processing of said work item in a processing stage, adding said subset to said entry, and putting said entry to the next stage of said trace pipeline in every stage of said processing stages.
摘要翻译：本发明涉及在具有多个阶段的计算机中的信息处理，其中在每个阶段中特定的阶段特定的工作是在具有或不具有阶段特定数据的情况下完成的。本发明特别地遵循在每个阶段发生的事件的追踪。为了提供可以容易地评估的工件的跟踪信息的生成方法，提出了在工件的轨迹管道中生成条目的步骤。在处理阶段中选择在处理所述工作项目期间生成的跟踪信息的子集，将所述子集添加到所述条目，并将所述条目置于所述处理阶段的每个阶段中的所述跟踪流水线的下一阶段。

12. 发明授权

US07085865B2 I/O throughput by pre-termination arbitration 失效
标题翻译：通过预终止仲裁的I / O吞吐量
公开(公告)号：US07085865B2
公开(公告)日：2006-08-01
申请号：US10895654
申请日：2004-07-21
申请人： Juergen Haess , Ingemar Holm , Hartmut Ulland , Gerhard Zilles
发明人： Juergen Haess , Ingemar Holm , Hartmut Ulland , Gerhard Zilles
IPC分类号： G06F13/36 , G06F13/40 , G06F13/20 , G06F13/28
CPC分类号： G06F13/364
摘要： The invention provides a method of transmitting data via a bus system coupling a plurality of bus participants with an arbitration procedure for the plurality of bus participants. The invention further enables bus arbitration during a first transmission since that the bus can be granted for a second transmission following the first transmission without wasting bus cycles. This is accomplished by determining the number of cycles remaining for the first transmission according to memory boundary and transmission packet boundary conditions.
摘要翻译：本发明提供了一种经由总线系统发送数据的方法，该总线系统将多个总线参与者与多个总线参与者的仲裁程序相结合。本发明还允许在第一次传输期间的总线仲裁，因为总线可以在第一次传输之后被授权用于第二次传输，而不浪费总线周期。这是通过根据存储器边界和传输分组边界条件确定第一次传输剩余的周期数来实现的。

13. 发明授权

US5694400A Checking data integrity in buffered data transmission 失效
标题翻译：检查缓冲数据传输中的数据完整性
公开(公告)号：US5694400A
公开(公告)日：1997-12-02
申请号：US433410
申请日：1995-08-10
申请人： Gilles Gervais , Ingemar Holm , Helmut Kohler , Thomas Koehler , Norbert Schumacher , Gerhard Zilles
发明人： Gilles Gervais , Ingemar Holm , Helmut Kohler , Thomas Koehler , Norbert Schumacher , Gerhard Zilles
IPC分类号： G06F7/00 , G06F11/00 , G06F11/10 , G06F11/16 , G11C29/10 , G11C29/24
CPC分类号： G06F11/1008 , G06F11/0763 , G11C29/10 , G11C29/24 , G06F7/00
摘要： Discloses a device and a method for checking by means of a checker (100). the data incorporating check bits read into a memory stack. The device comprises a first counter (20), which is connected through logical gates (30a-d) with some of the memory input lines (25), and a second counter (80) between the checker (100) and the memory (50), which is connected through logical gates (70a-d) to the memory output lines (55) corresponding to the memory input lines (25) with the first (20) and the second (80). counters generating continuous binary values. The method comprising the following stages: combination of the data to be read in with a value generated by a first counter (20) in accordance with an exclusive-OR operation; reading the logically combined data into the memory (50); reading the logically combined data from the memory (50); combination of the logically combined data read out with a value generated by a second counter (80) in accordance with an exclusive-OR operation; checking the data read out for parity in a parity checker (100). The invention may be used in a buffer memory (50) between two asynchronously timed buses.
摘要翻译： PCT No.PCT / EP93 / 03572 Sec。 371日期：1995年8月10日 102（e）日期1995年8月10日PCT提交1993年12月15日PCT公布。公开号WO94 / 15290 日期1994年7月7日通过检查器（100）显示设备和检查方法。包含检查位的数据读入存储器堆栈。该装置包括通过逻辑门（30a-d）与一些存储器输入线（25）连接的第一计数器（20）和在检验器（100）和存储器（50）之间的第二计数器），其通过第一（20）和第二（80）通过逻辑门（70a-d）连接到与存储器输入线（25）对应的存储器输出线（55）。计数器产生连续的二进制值。该方法包括以下阶段：根据异或运算将待读取的数据与由第一计数器（20）生成的值的组合; 将逻辑组合数据读入存储器（50）; 从存储器（50）读取逻辑组合的数据; 根据异或运算，逻辑组合数据的读出与由第二计数器（80）生成的值的组合; 在奇偶校验器（100）中检查读出的奇偶校验数据。本发明可以用在两个异步定时总线之间的缓冲存储器（50）中。

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