专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

11. 发明申请

WO2010050750A3 반사 편광자, 이를 포함하는 광원 어셈블리 및 액정 표시 장치 审中-公开
公开(公告)号：WO2010050750A3
公开(公告)日：2010-05-06
申请号：PCT/KR2009/006273
申请日：2009-10-28
申请人： 신화인터텍 주식회사 , 최승규 , 안철흥 , 김도형 , 김영관 , 안호진 , 이지선 , 연제민
发明人： 최승규 , 안철흥 , 김도형 , 김영관 , 안호진 , 이지선 , 연제민
IPC分类号： G02F1/1335
摘要： 반사 편광자가 제공된다. 반사 편광자는 콜레스테릭 액정을 포함하는 액정층, 및 상기 액정층 내에 분산 배치된 필러를 포함한다.

12. 发明授权

KR101149466B1 다수의 채널을 사용하는 반도체 메모리 시스템, 및 이의 에러 검출 및 정정 방법 有权
标题翻译：使用多通道的半导体存储器系统及其错误检查和校正方法
公开(公告)号：KR101149466B1
公开(公告)日：2012-05-24
申请号：KR1020100003874
申请日：2010-01-15
申请人： 주식회사 노바칩스
发明人： 이현웅 , 김영관
IPC分类号： G06F11/07 , G06F11/08 , G06F12/00
摘要： PURPOSE: A semiconductor memory system using multi-channel and error detecting and correcting method thereof are provided to improve the error detecting and correcting performance. CONSTITUTION: A semiconductor memory system comprises a plurality of semiconductor memory devices, a memory controller which includes an ECC(Error Checking and Correcting) decoder about a normal data programmed in the semiconductor memory device, and a plurality of channels which connects the memory controller to one or more semiconductor memory devices among the plurality of memory devices.

13. 发明公开

KR1020110125989A 반도체 칩 및 이를 구비하는 반도체 시스템 有权
标题翻译：半导体芯片和半导体系统，包括它们
公开(公告)号：KR1020110125989A
公开(公告)日：2011-11-22
申请号：KR1020100045659
申请日：2010-05-14
申请人： 주식회사 노바칩스
发明人： 조성원 , 김영관
IPC分类号： G06F13/14 , G06F13/16 , G06F12/00
CPC分类号： G06F13/387 , G06F2213/0032 , G06F2213/0042
摘要： PURPOSE: A semiconductor chip and semiconductor system including the same are provided to control the number of host channels by transmitting and receiving data with a SATA device. CONSTITUTION: SATA(Serial Advanced Technology Attachment) devices stores and receives data from a SATA host or transmits the stored data to the SATA data. A semiconductor chip controls data transmission and reception between the SATA host and the SATA devices. The semiconductor chip includes a SATA host interface(120), a device interfaces(160), and a SATA port multiplier(140). When the SATA devices are more than the channels of the SATA host, the SATA port multiplier controls the channel allocation of the SATA host.
摘要翻译：目的：提供包括其的半导体芯片和半导体系统，以通过用SATA设备发送和接收数据来控制主机通道的数量。规定：SATA（串行高级技术附件）设备存储和接收来自SATA主机的数据，或将存储的数据传输到SATA数据。半导体芯片控制SATA主机和SATA设备之间的数据传输和接收。半导体芯片包括SATA主机接口（120），设备接口（160）和SATA端口倍增器（140）。当SATA设备超过SATA主机的通道时，SATA端口倍增器可控制SATA主机的通道分配。

14. 发明授权

KR101113894B1 반도체 메모리 시스템 및 이의 제어 방법 有权
标题翻译：半导体存储器系统及其控制方法
公开(公告)号：KR101113894B1
公开(公告)日：2012-02-29
申请号：KR1020100046330
申请日：2010-05-18
申请人： 주식회사 노바칩스
发明人： 김영관 , 김형민 , 안치성
IPC分类号： G06F12/02 , G06F12/06 , G06F12/08 , G06F12/14
CPC分类号： G06F12/0246 , G06F2212/401 , G06F2212/7207
摘要： Disclosed are a semiconductor memory system and a method for controlling same. The semiconductor memory system according to one embodiment of the present invention includes: a first memory for storing normal data and master metadata, the master metadata representing a relationship between a local address and a physical address for accessing the normal data; and a control logic generating compression metadata compressed in accordance with update metadata and storing the generated metadata in the first memory in response to a first control signal.

15. 发明公开

KR1020110126849A 반도체 메모리 시스템 및 이의 제어 방법 有权
标题翻译：半导体存储器系统及其控制方法
公开(公告)号：KR1020110126849A
公开(公告)日：2011-11-24
申请号：KR1020100046330
申请日：2010-05-18
申请人： 주식회사 노바칩스
发明人： 김영관 , 김형민 , 안치성
IPC分类号： G06F12/02 , G06F12/06 , G06F12/08 , G06F12/14
CPC分类号： G06F12/0246 , G06F2212/401 , G06F2212/7207
摘要： PURPOSE: A semiconductor memory system and control method thereof are provided to improve the performance of an apparatus by reducing the storage area of the meta data. CONSTITUTION: A first memory(120) stores a normal data and master metadata which indicates logic and physical address for accessing normal data. A control logic(160) stores the first memory by creating the compressed metadata corresponding to the updated metadata. The compressed metadata is created by enabling the control logic to pressure the bitmap data which indicates a different between the master metadata and the updated meta data. The bitmap data is created by integrating the master metadata and the updated metadata.
摘要翻译：目的：提供一种半导体存储器系统及其控制方法，通过减少元数据的存储区域来提高装置的性能。构成：第一存储器（120）存储指示访问正常数据的逻辑和物理地址的正常数据和主元数据。控制逻辑（160）通过创建与更新的元数据相对应的压缩元数据来存储第一存储器。通过使控制逻辑能够对表示主元数据和更新的元数据之间的不同的位图数据进行压缩来创建压缩的元数据。通过集成主元数据和更新的元数据来创建位图数据。

16. 发明授权

KR101113893B1 반도체 칩 및 이를 구비하는 반도체 시스템 有权
标题翻译：半导体芯片与半导体系统相同
公开(公告)号：KR101113893B1
公开(公告)日：2012-03-02
申请号：KR1020100045659
申请日：2010-05-14
申请人： 주식회사 노바칩스
发明人： 조성원 , 김영관
IPC分类号： G06F13/14 , G06F13/16 , G06F12/00
CPC分类号： G06F13/387 , G06F2213/0032 , G06F2213/0042
摘要： 반도체칩 및이를구비하는반도체시스템이개시된다. 본발명의실시예에따른반도체시스템은, SATA(Serial Advanced Technology Attachment) 호스트; 상기 SATA 호스트로부터데이터를수신하여저장하거나, 저장된데이터를상기 SATA 호스트에전송하는복수개의 SATA 디바이스들; 및상기 SATA 호스트와상기 SATA 디바이스들사이의데이터송수신을제어하는반도체칩을구비한다. 이때, 상기반도체칩은, 적어도하나이상의커넥터를통하여상기 SATA 호스트의채널과연결되어, 상기 SATA 호스트와의데이터송수신을인터페이싱하는 SATA 호스트인터페이스; 상기복수개의 SATA 디바이스들과의데이터송수신을인터페이싱하는복수개의디바이스인터페이스들; 및상기 SATA 호스트의채널의개수보다상기디바이스인터페이스들에연결되는복수개의 SATA 디바이스들의개수가더 많은경우, 상기디바이스인터페이스들에연결되는복수개의 SATA 디바이스들에대한상기 SATA 호스트의채널의할당을제어하는 SATA 포트멀티플라이어를구비한다.

17. 发明公开

KR1020110080516A 반도체 메모리 장치 및 이의 패리티 생성 방법 有权
标题翻译：半导体存储器件及其产生方法
公开(公告)号：KR1020110080516A
公开(公告)日：2011-07-13
申请号：KR1020100000779
申请日：2010-01-06
申请人： 주식회사 노바칩스
发明人： 이현웅 , 김영관
IPC分类号： G11C29/42
CPC分类号： G11C29/42 , G06F11/1008 , G11C29/1201
摘要： PURPOSE: A semiconductor memory device and a method for generating the parity of the same are provided to improve the efficiency and the accuracy of error checking and error correcting when specific patterns are repeated. CONSTITUTION: A first parity generating part(141) generates first parity with respect to normal data to be recorded in a memory cell array and be read from the memory cell array. A pattern comparing part(142) compares the pattern of the normal data and a reference pattern and generates a controlling signal when the pattern of the normal data is matched to the reference pattern. A second parity generating part responds to the controlling signal and generates a second parity by combining a combining code corresponding to the reference pattern with the first parity. A parity outputting part(144) transmits the second parity to the memory cell array as the parity to be stored in the memory cell array.
摘要翻译：目的：提供半导体存储器件和用于产生其奇偶校验的方法，以在重复特定模式时提高错误校验和纠错的效率和精度。构成：第一奇偶校验生成部（141）相对于要记录在存储单元阵列中的正常数据生成第一奇偶校验，并从存储单元阵列读取。模式比较部分（142）比较正常数据的模式和参考模式，并且当正常数据的模式与参考模式匹配时产生控制信号。第二奇偶校验生成部分响应于控制信号，并通过将对应于参考模式的组合码与第一奇偶校验相结合来产生第二奇偶校验。奇偶校验输出部分（144）将第二奇偶校验发送到存储单元阵列作为存储在存储单元阵列中的奇偶校验。

18. 发明授权

KR101171773B1 반도체 메모리 장치 및 이의 패리티 생성 방법 有权
标题翻译：半导体存储器件及其奇偶校验产生方法
公开(公告)号：KR101171773B1
公开(公告)日：2012-08-06
申请号：KR1020100000779
申请日：2010-01-06
申请人： 주식회사 노바칩스
发明人： 이현웅 , 김영관
IPC分类号： G11C29/42
摘要： 반도체 메모리 장치 및 이의 패리티 생성 방법이 개시된다. 본 발명의 실시예에 따른 패리티 생성기는, 반도체 메모리 장치의 메모리 셀 어레이에 기입하거나 상기 메모리 셀 어레이로부터 독출하고자 하는 노말 데이터에 대한 제1 패리티를 생성하는 제1 패리티 생성부; 상기 노말 데이터의 패턴과 기준 패턴을 비교하여, 상기 노말 데이터의 패턴이 기준 패턴과 일치하는 경우, 제어 신호를 생성하는 패턴 비교부; 상기 제어 신호에 응답하여, 상기 기준 패턴에 대응되는 결합 코드를 상기 제1 패리티와 결합시켜 제2 패리티를 생성하는 제2 패리티 생성부; 및 상기 제2 패리티를 상기 노말 데이터에 대한 에러를 검출하기 위하여 상기 메모리 셀 어레이에 저장되는 패리티로 상기 메모리 셀 어레이에 전송하는 패리티 출력부를 구비한다. 바람직하게는, 상기 제2 패리티는, 상기 노말 데이터의 패턴과 동일한 패턴을 포함할 수 있다.

19. 发明公开

KR1020110083896A 다수의 채널을 사용하는 반도체 메모리 시스템, 및 이의 에러 검출 및 정정 방법 有权
标题翻译：使用多通道的半导体存储器系统及其错误检查及其校正方法
公开(公告)号：KR1020110083896A
公开(公告)日：2011-07-21
申请号：KR1020100003874
申请日：2010-01-15
申请人： 주식회사 노바칩스
发明人： 이현웅 , 김영관
IPC分类号： G06F11/07 , G06F11/08 , G06F12/00
摘要： PURPOSE: A semiconductor memory system using multi-channel and error detecting and correcting method thereof are provided to improve the error detecting and correcting performance. CONSTITUTION: A semiconductor memory system comprises a plurality of semiconductor memory devices, a memory controller which includes an ECC(Error Checking and Correcting) decoder about a normal data programmed in the semiconductor memory device, and a plurality of channels which connects the memory controller to one or more semiconductor memory devices among the plurality of memory devices.
摘要翻译：目的：提供一种使用多通道及其误差检测和校正方法的半导体存储器系统，以改善误差检测和校正性能。构成：半导体存储器系统包括多个半导体存储器件，存储器控制器，其包括关于半导体存储器件中编程的正常数据的ECC（错误检查和校正）解码器，以及将存储器控制器连接到多个存储器件中的一个或多个半导体存储器件。

20. 发明授权

KR101008923B1 다양한 종류의 반도체 메모리 장치들을 구비하는 반도체 메모리 시스템 및 이의 제어 방법 有权
标题翻译：包括各种存储器件的半导体存储器系统及其控制方法
公开(公告)号：KR101008923B1
公开(公告)日：2011-01-17
申请号：KR1020100003922
申请日：2010-01-15
申请人： 주식회사 노바칩스
发明人： 이현웅 , 김영관
IPC分类号： G06F12/00 , G06F13/10
CPC分类号： G06F13/1694 , G06F13/1684
摘要： PURPOSE: A semiconductor memory system containing various semiconductor memory devices, and control method for the same are provided to make the semiconductor memory system adaptable for the user's demand by combining various kinds of flash memory devices as one system. CONSTITUTION: An information storage unit(IS) stores control information according to the differences of semiconductor memory devices. According to the channel control information received by the information storage, channel controllers(CC1-CCn) controls data read operation or data program which is connected to the corresponding channel. The information storage unit stores the control information according to the difference of manufacturer, the degree of integration, and data property, and the difference on synchronous type.
摘要翻译：目的：提供包含各种半导体存储器件的半导体存储器系统及其控制方法，通过将各种闪速存储器件组合为一个系统，使半导体存储器系统适应用户的需求。构成：信息存储单元（IS）根据半导体存储器件的差异来存储控制信息。根据由信息存储器接收到的信道控制信息，信道控制器（CC1-CCn）控制连接到相应信道的数据读操作或数据程序。信息存储单元根据制造商的差异，集成度和数据属性以及同步类型的差异存储控制信息。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式