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12. 发明专利

JP5401444B2 System including a hierarchical memory module having a different type of integrated circuit memory devices 有权
标题翻译：空值
公开(公告)号：JP5401444B2
公开(公告)日：2014-01-29
申请号：JP2010501086
申请日：2008-03-19
申请人：ラムバス・インコーポレーテッド
发明人：ハンペル，クレイグ , ホロウィッツ，マーク
IPC分类号： G06F13/16 , G06F12/06
CPC分类号： G11C29/1201 , G06F3/0611 , G06F3/0614 , G06F3/0647 , G06F3/0688 , G06F12/08 , G06F12/0804 , G06F12/0851 , G06F12/0897 , G06F13/1684 , G06F2212/2022 , G06F2212/205 , G06F2212/3042 , G06F2212/608 , G11C5/04 , G11C7/10 , G11C7/1003 , G11C29/12 , G11C29/12015 , G11C29/32 , G11C29/76 , G11C2029/3202 , Y02B60/1225 , Y02B60/1228 , Y02D10/13 , Y02D10/14
摘要： A memory system is disclosed comprising a memory controller and a first set of volatile memory devices defining a first memory hierarchy. The first set of volatile memory devices are disposed on at least one first memory module, which is coupled to the memory controller in a daisy-chained configuration. A first integrated circuit buffer device is included on the module. The system has a second set of nonvolatile memory devices defining a second memory hierarchy. The second set of nonvolatile memory devices are disposed on at least one second memory module, which is coupled to the at least one first memory module in a daisy-chained configuration. The second module includes a second integrated circuit buffer device. The system is configured such that signals transmitted between the memory controller and the second memory hierarchy pass through the first memory hierarchy.
摘要翻译：公开了一种存储器系统，其包括存储器控制器和限定第一存储器层级的第一组易失性存储器件。第一组易失性存储器件设置在至少一个第一存储器模块上，该第一存储器模块以菊花链式配置耦合到存储器控制器。模块中包含第一个集成电路缓冲器。该系统具有定义第二存储器层级的第二组非易失性存储器件。第二组非易失性存储器件设置在至少一个第二存储器模块上，其以菊花链式配置耦合到至少一个第一存储器模块。第二模块包括第二集成电路缓冲装置。该系统被配置为使得在存储器控制器和第二存储器层级之间传输的信号通过第一存储器层级。

13. 发明专利

JP5325759B2 A method of manufacturing a semiconductor device 有权
公开(公告)号：JP5325759B2
公开(公告)日：2013-10-23
申请号：JP2009288687
申请日：2009-12-21
申请人：ラムバス・インコーポレーテッド
发明人：拓夫大橋 , 大志久保田
IPC分类号： H01L21/336 , H01L21/205 , H01L21/316 , H01L21/318 , H01L29/78
摘要： PROBLEM TO BE SOLVED: To form a gate insulating film on a semiconductor substrate in which the concentration of nitrogen is raised in the vicinity of an interface with a gate electrode at the opposite side of the substrate is raised while an increase in the concentration of nitrogen is suppressed in the vicinity of the interface with the substrate. SOLUTION: A method of forming a nitrogen containing gate insulating film 12 successively includes a step of depositing a silicon monatomic layer, and a step of oxidizing a silicon monatomic layer. It also successively includes an oxide film formation step of forming an silicon oxide film 21 on a silicon substrate 11, a nitriding step of nitriding the front surface part 21a of the silicon oxide film by plasma nitriding treatment at a substrate temperature less than 500°C, a step of depositing a silicon monatomic layer, and a step of nitriding the silicon monatomic layer by plasma nitriding treatment at a substrate temperature less than 500°C, and further includes a step of forming a silicon nitride film 22 on the nitrified surface of a silicon oxide film. Wherein the concentration of nitrogen at an interface between a nitrogen containing gate insulating film and a gate electrode 13 is higher than that at an interface between a nitrogen containing gate insulating film and a semiconductor substrate. COPYRIGHT: (C)2010,JPO&INPIT

14. 发明专利

JP2013080508A Method and device for calibrating write timing on memory system 有权
标题翻译：用于在存储器系统上校准写入时序的方法和设备
公开(公告)号：JP2013080508A
公开(公告)日：2013-05-02
申请号：JP2012282187
申请日：2012-12-26
申请人： Rambus Inc , ラムバス・インコーポレーテッド
发明人： THOMAS GIOVANNINI , ALOK GUPTA , IAN SHAEFFER , WOO STEVEN C
IPC分类号： G06F12/00 , G11C11/401 , G11C11/407
CPC分类号： G11C11/4076 , G06F1/08 , G06F3/0629 , G06F3/0634 , G06F5/06 , G06F12/0646 , G06F13/1689 , G11C7/1078 , G11C7/1087 , G11C7/1093 , G11C11/409 , G11C11/4096 , G11C2207/2254
摘要： PROBLEM TO BE SOLVED: To provide a technique for calibrating timing for signals required to execute a memory write operation.SOLUTION: A memory control device is constituted so as to calibrate (308) a clock-cycle relationship between a data strobe signal and a clock signal by executing write-read-verification operations; and to change, for each clock cycle, the delay of the data strobe signal with respect to the clock signal. A phase detector of a memory chip receives a plurality of signals including the clock signal, a marking signal, and the data strobe signal, from the memory control device; windows the specific clock cycle of the clock signal by using the marking signal which includes pulses for marking a specific clock cycle of the clock signal; and captures a windowed clock signal by using the data strobe signal, to generate a feedback signal. The feedback signal is returned to the memory control device.
摘要翻译：要解决的问题：提供一种用于校准执行存储器写入操作所需的信号的定时的技术。解决方案：存储器控制装置被构造成通过执行写入读取验证操作来校准（308）数据选通信号和时钟信号之间的时钟周期关系; 并且针对每个时钟周期改变数据选通信号相对于时钟信号的延迟。存储器芯片的相位检测器从存储器控制装置接收包括时钟信号，标记信号和数据选通信号的多个信号; 通过使用包括用于标记时钟信号的特定时钟周期的脉冲的标记信号来屏蔽时钟信号的特定时钟周期; 并通过使用数据选通信号捕获窗口化的时钟信号，以产生反馈信号。反馈信号返回到存储器控制装置。版权所有（C）2013，JPO＆INPIT

15. 发明专利

JP2012248225A Method and device for adjusting memory operation from variously arranged memory components 有权
标题翻译：用于调整来自不同安装存储器组件的存储器操作的方法和设备
公开(公告)号：JP2012248225A
公开(公告)日：2012-12-13
申请号：JP2012203456
申请日：2012-09-14
申请人： Rambus Inc , ラムバス・インコーポレーテッド
发明人： WARE FREDERICK A , TSERN ELY K , PEREGO RICHARD E , HAMPEL CRAIG E
IPC分类号： G06F12/00 , G06F13/16 , G06F13/40 , G06F13/42 , G11C8/00 , G11C11/401 , G11C29/00 , G11C29/02
CPC分类号： G11C11/4076 , G06F1/06 , G06F1/105 , G06F1/12 , G06F3/0604 , G06F3/0658 , G06F3/0673 , G06F13/1684 , G06F13/1689 , G06F13/1694 , G06F13/4086 , G11C5/063 , G11C7/04 , G11C7/1051 , G11C7/1072 , G11C7/1078 , G11C7/22 , G11C7/222 , G11C8/18 , G11C11/409 , G11C11/4096 , G11C29/02 , G11C29/022 , G11C29/023 , G11C29/028 , G11C29/50008 , G11C29/50012
摘要： PROBLEM TO BE SOLVED: To provide a method and a device for adjusting memory operation between memory components arranged in various positions.SOLUTION: In a method for adjusting memory operation, formation of a wave pipeline is executed on an address bus connected to a plurality of memory components. The plurality of memory components are constituted according to adjustment related to an address bus propagation delay and a data bus propagation delay. A timing signal, which relates to an address signal and/or a control signal and replicates propagation delays of these signals, is used for adjusting memory operation.
摘要翻译：要解决的问题：提供一种用于调整布置在各种位置的存储器组件之间的存储器操作的方法和装置。解决方案：在用于调整存储器操作的方法中，在连接到多个存储器组件的地址总线上执行波形流水线的形成。根据与地址总线传播延迟和数据总线传播延迟相关的调整来构成多个存储器部件。与地址信号和/或控制信号相关并且复制这些信号的传播延迟的定时信号用于调整存储器操作。版权所有（C）2013，JPO＆INPIT

16. 发明专利

JP5036904B2 Displacement sensing that uses a flexible substrate 有权
公开(公告)号：JP5036904B2
公开(公告)日：2012-09-26
申请号：JP2011504048
申请日：2009-03-24
申请人：ラムバス・インコーポレーテッド
发明人：ランバード，フランク , エス．リー，フレッド
IPC分类号： G01D5/48
CPC分类号： G01D5/145 , G06F3/014

17. 发明专利

JP2012504369A Signal of the calibration method and apparatus 审中-公开
公开(公告)号：JP2012504369A
公开(公告)日：2012-02-16
申请号：JP2011529055
申请日：2009-08-27
申请人：ラムバス・インコーポレーテッド
发明人：ウェア，フレデリック , ナヴィド，レザ , ポールトン，ジョン，ダブリュー．
IPC分类号： H03K5/15 , G01R31/28 , G06F1/04 , G06F1/10 , H03L7/00
CPC分类号： H03L7/00
摘要：信号較正方式において、一連の複数の信号の間で所望の位相関係が維持される。たとえば、いくつかの態様では、高速度の基準クロック信号から発生したクロックツリーの所望の位相を、低速度の基準クロック信号と、クロックツリーの様々な位相に関連付けられた低速度のクロック信号との間の位相差を検出することにより、維持することが可能である。いくつかの態様では、クロックツリーの使用中に発生するフレーミングオフセットを検出することにより、クロックツリーの所望の位相を維持することが可能である。
【選択図】図１

18. 发明专利

JP4800224B2 Adaptation allocation of i / o bandwidth using a configurable interconnect topology 有权
公开(公告)号：JP4800224B2
公开(公告)日：2011-10-26
申请号：JP2006551401
申请日：2005-01-25
申请人：ラムバス・インコーポレーテッド
发明人：ウー，スティーブン，シー． , チン，マイケル
IPC分类号： G06F3/00 , G06F13/38 , G06F13/40 , H04L5/14 , H04L5/18 , H04L25/02
CPC分类号： G06F13/4072 , H04L5/14 , H04L5/143 , H04L5/18 , H04L25/0272 , H04L25/0294 , Y02D10/14 , Y02D10/151
摘要： Apparatus and methods allocate I/O bandwidth of an electrical component, such as an IC, by configuring an I/O interface finto various types of interfaces. In an embodiment of the present invention, an I/O interface is configured into either a bi-directional contact, unidirectional contact (including either a dedicated transmit or dedicated receive contact) or a maintenance contact used in a maintenance or calibration mode of operation. The I/O interface is periodically reconfigured to optimally allocate I/O bandwidth responsive to system parameters, such as changing data workloads in the electronic components. System parameters include, but are not limited to, 1) number of transmit-receive bus turnarounds; 2) number of transmit and/or receive data packets; 3) user selectable setting 4) number of transmit and/or receive commands; 5) direct requests from one or more electronic components; 6) number of queued transactions in one or more electronic components; 7) transmit burst-length setting, 8) duration or cycle count of bus commands, and control strobes such as address/data strobe, write enable, chip select, data valid, data ready; 9) power and/or temperature of one or more electrical components; 10) information from executable instructions, such as a software application or operating system; 11) multiple statistics over respective periods of time to determine if using a different bandwidth allocation would result in better performance.; The importance of a system parameter may be weighted over time in an embodiment of the present invention.

19. 发明专利

JP2011516888T Displacement sensing that uses a flexible substrate 有权
公开(公告)号：JP2011516888T
公开(公告)日：2011-05-26
申请号：JP2011504048T
申请日：2009-03-24
申请人：ラムバス・インコーポレーテッド
发明人：ランバード，フランク , エス．リー，フレッド
摘要：【課題】角度変位を判定するためのセンサを提供する。
【解決手段】
可撓性基板の角度変位が、可撓性基板に関連付けられたミリ波回路の電気的変化に基づいて判定される。この電気的変化は、例えば、位相偏移、振幅偏移、周波数偏移、またはパルス偏移の１つまたは複数に関係することがある。いくつかの実装形態では、可撓性基板は、複数の層に導体を含むことがあり、それにより、可撓性基板の角度変位が、異なる層の導体間の相対変位を引き起こし、それによりミリ波回路の電気的変化を誘発する。
【選択図】図１Ａ

20. 发明专利

JP2010511266A An integrated circuit having a built-in heating circuit for inverting the degeneration of the operational 审中-公开
公开(公告)号：JP2010511266A
公开(公告)日：2010-04-08
申请号：JP2009539495
申请日：2007-11-29
申请人：ラムバス・インコーポレーテッド
发明人：アッサデラグヒ，ファリボルズ , ディー．ケラム，マーク , ハウクネス，ブレント，エス． , ブローナー，ゲアリー , ホロウィッツ，マーク
IPC分类号： G11C16/02 , H01L21/822 , H01L21/8247 , H01L27/04 , H01L27/10 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L27/105 , H01L21/67103 , H01L23/345 , H01L27/11517 , H01L2924/0002 , H01L2924/3011 , H01L2924/00
摘要：集積回路デバイス（１００）は、使用に応じた性能劣化（例えば、フラッシュメモリセルのトンネル酸化物内で蓄積された欠陥、又は、電荷蓄積層内でトラップされた電荷）を示す構造（１０４）と、構造に近接して配置され、劣化を反転する温度に構造を加熱する加熱回路（１０１）とを備える。メモリデバイスのワード線又はビット線を加熱素子（１０７）として使用する。
【選択図】図１

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