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11. 发明专利

TWI222703B 半導體裝置之製造方法 METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE 失效
简体标题：半导体设备之制造方法 METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE
公开(公告)号：TWI222703B
公开(公告)日：2004-10-21
申请号：TW092118701
申请日：2003-07-09
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORPORATION
发明人：丸山隆弘 TAKAHIRO MARUYAMA , 吉福良一 RYOICHI YOSHIFUKU
IPC分类号： H01L
CPC分类号： H01L21/76229
摘要：本發明之目的係在溝渠型之元件隔離構造之形成時，使埋入氧化膜之突出量之變化減小。
本發明之解決手段是在矽基板1上形成由熱氧化膜2、多晶矽膜3和氮化矽膜4構成之積層膜，以抗蝕劑圖案5作為遮罩，對該積層膜進行圖案製作。以圖案製作後之積層膜作為遮罩，在矽基板1內形成元件隔離溝6，在該元件隔離溝6內埋入氧化矽膜7。在除去氮化矽膜4之後，以多晶矽膜3作為阻擋膜，利用CMP法除去氧化矽膜7。然後除去多晶矽膜3和熱氧化膜2。
简体摘要：本发明之目的系在沟渠型之组件隔离构造之形成时，使埋入氧化膜之突出量之变化减小。本发明之解决手段是在硅基板1上形成由热氧化膜2、多晶硅膜3和氮化硅膜4构成之积层膜，以抗蚀剂图案5作为遮罩，对该积层膜进行图案制作。以图案制作后之积层膜作为遮罩，在硅基板1内形成组件隔离沟6，在该组件隔离沟6内埋入氧化硅膜7。在除去氮化硅膜4之后，以多晶硅膜3作为阻挡膜，利用CMP法除去氧化硅膜7。然后除去多晶硅膜3和热氧化膜2。

12. 发明专利

TW200416858A 模擬裝置 SIMULATOR 审中-公开
简体标题：仿真设备 SIMULATOR
公开(公告)号：TW200416858A
公开(公告)日：2004-09-01
申请号：TW092119213
申请日：2003-07-15
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORPORATION
发明人：加門和也 KAZUYA KAMON
IPC分类号： H01L
CPC分类号： B24B37/042 , G06F17/5022 , G06F2217/12 , H01L21/67253 , Y02P90/265
摘要：〔課題〕提供一種模擬裝置，可考慮CMP中的種種參數模擬。〔解決手段〕在佔有率二維分佈計算部111中，取得佔有率之二維分佈像DP，參數調整部112中實施實測資料D2的參數調整。在高度分佈計算部113中，根據佔有率的二維分佈像DP實施高度分布計算，在相關係數計算部118中，將實測資料D21與高度分佈資料DP1做最小平方分析而算出相關係數。佔有率之二維分佈像DP經由傅立葉計算部114、空間過濾部115、逆傅立葉計算部116，而變成佔有率之二維分佈像DPX，更經過高度計算部113而得到高度分佈資料DP2。因此，在相關計算部118將高度分佈資料DP2與CMP製程後之實測資料D22做最小平方分析而算出相關係數。
简体摘要：〔课题〕提供一种仿真设备，可考虑CMP中的种种参数仿真。〔解决手段〕在占有率二维分布计算部111中，取得占有率之二维分布像DP，参数调整部112中实施实测数据D2的参数调整。在高度分布计算部113中，根据占有率的二维分布像DP实施高度分布计算，在相关系数计算部118中，将实测数据D21与高度分布数据DP1做最小平方分析而算出相关系数。占有率之二维分布像DP经由傅里叶计算部114、空间过滤部115、逆傅里叶计算部116，而变成占有率之二维分布像DPX，更经过高度计算部113而得到高度分布数据DP2。因此，在相关计算部118将高度分布数据DP2与CMP制程后之实测数据D22做最小平方分析而算出相关系数。

13. 发明专利

TW200409466A 具有時脈信號產生電路之資訊處理裝置以及具有時脈信號延遲電路之資訊處理裝置 INFORMATION PROCESSING APPARATUS WITH CLOCK GENERATING CIRCUIT AND INFORMATION PROCESSING APPARATUS WITH CLOCK DELAYING CIRCUIT 审中-公开
简体标题：具有时脉信号产生电路之信息处理设备以及具有时脉信号延迟电路之信息处理设备 INFORMATION PROCESSING APPARATUS WITH CLOCK GENERATING CIRCUIT AND INFORMATION PROCESSING APPARATUS WITH CLOCK DELAYING CIRCUIT
公开(公告)号：TW200409466A
公开(公告)日：2004-06-01
申请号：TW092122721
申请日：2003-08-19
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORPORATION
发明人：石見幸一 KOICHI ISHIMI
IPC分类号： H03L
CPC分类号： G06F1/08 , H03L7/07 , H03L7/0814 , H03L7/0995
摘要：構成數位型PLL電路10之倍頻電路20及相位同步電路22，係藉由數位計數器之計數值之調整而分別調整倍數時脈N–OUT之振盪頻率及相位。CPU12係依該資訊處理裝置之用戶設計之程式，將倍頻電路20之振盪電路振盪用之計數值設定於倍頻電路20之數位計數器，依此則倍頻電路20可以和基準時脈REF.CLK相同或倍數頻率振盪，將用於使輸出時脈PHI之相位同步於基準時脈REF.CLK之相位的計數值設定於相位同步電路22之數位計數器。
简体摘要：构成数码型PLL电路10之倍频电路20及相位同步电路22，系借由数码计数器之计数值之调整而分别调整倍数时脉N–OUT之振荡频率及相位。CPU12系依该信息处理设备之用户设计之进程，将倍频电路20之振荡电路振荡用之计数值设置于倍频电路20之数码计数器，依此则倍频电路20可以和基准时脉REF.CLK相同或倍数频率振荡，将用于使输出时脉PHI之相位同步于基准时脉REF.CLK之相位的计数值设置于相位同步电路22之数码计数器。

14. 发明专利

TW200408113A 具有有效率地佈局之內部連接線的半導體記憶裝置 SEMICONDUCTOR MEMORY DEVICE WITH EFFICIENTLY LAID-OUT INTERNAL INTERCONNECTION LINES 失效
简体标题：具有有效率地布局之内部连接线的半导体记忆设备 SEMICONDUCTOR MEMORY DEVICE WITH EFFICIENTLY LAID-OUT INTERNAL INTERCONNECTION LINES
公开(公告)号：TW200408113A
公开(公告)日：2004-05-16
申请号：TW092116504
申请日：2003-06-18
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORPORATION
发明人：矢野健司 KENJI YANO , 天野照彥 TERUHIKO AMANO
IPC分类号： H01L , G11C
CPC分类号： H01L27/10882 , G11C5/063 , G11C7/14 , G11C7/18 , G11C8/14 , G11C11/4097 , G11C11/4099 , H01L21/76838 , H01L27/0207 , H01L27/10811 , H01L27/10885 , H01L27/10891
摘要：在虛擬字元線配置區域(DWLR)上配置第2金屬配線(DMTS)，將構成配置在標準字元線配置區域(NWLRA)中的字元線(WL)的低電阻金屬配線(MTS)與下層的閘極電極配線(TG)的連接加以偏移。在位元線交差區域(TWSA)中配置記憶體單元閘極電極配線，使記憶體單元的存取電晶體的閘極相互連接，使用其上層的金屬配線(MTFB，MTSB)來形成位元線的交差構造，以改善記憶體單元區域的面積使用效率。
简体摘要：在虚拟字符线配置区域(DWLR)上配置第2金属配线(DMTS)，将构成配置在标准字符线配置区域(NWLRA)中的字符线(WL)的低电阻金属配线(MTS)与下层的闸极电极配线(TG)的连接加以偏移。在比特线交差区域(TWSA)中配置内存单元闸极电极配线，使内存单元的存取晶体管的闸极相互连接，使用其上层的金属配线(MTFB，MTSB)来形成比特线的交差构造，以改善内存单元区域的面积使用效率。

15. 发明专利

TW200407902A 半導體記憶電路 SEMICONDUCTOR MEMORY CIRCUIT 失效
简体标题：半导体记忆电路 SEMICONDUCTOR MEMORY CIRCUIT
公开(公告)号：TW200407902A
公开(公告)日：2004-05-16
申请号：TW092120965
申请日：2003-07-31
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORPORATION
发明人：月川靖彥 YASUHIKO TSUKIKAWA
IPC分类号： G11C
CPC分类号： G11C29/12 , G11C7/12 , G11C7/18 , G11C2029/1204 , G11C2207/002 , G11C2207/005
摘要：本發明係關於一種半導體記憶電路；亦即，本發明係提供一種於感測放大器使用薄膜電晶體之狀態下而也能夠在位元線對間施加高電位差來進行燒入測試之半導體記憶電路。在半導體記憶電路，設置藉由厚膜電晶體所形成同時使第1和第2電位以及第3和第4電位分別結合在第1位元線對和第2位元線對上之第1及第2短路電晶體電路。
简体摘要：本发明系关于一种半导体记忆电路；亦即，本发明系提供一种于传感放大器使用薄膜晶体管之状态下而也能够在比特线对间施加高电位差来进行烧入测试之半导体记忆电路。在半导体记忆电路，设置借由厚膜晶体管所形成同时使第1和第2电位以及第3和第4电位分别结合在第1比特线对和第2比特线对上之第1及第2短路晶体管电路。

16. 发明专利

TW200404286A 薄膜磁性體記憶裝置,及具備該薄膜磁性體記憶裝置為電路組塊之一之半導積體電路裝置 THIN FILM MAGNETIC MEMORY DEVICE AND SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE INCLUDING THE SAME AS ONE OF CIRCUIT BLOCKS 失效
简体标题：薄膜磁性体记忆设备,及具备该薄膜磁性体记忆设备为电路组块之一之半导集成电路设备 THIN FILM MAGNETIC MEMORY DEVICE AND SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE INCLUDING THE SAME AS ONE OF CIRCUIT BLOCKS
公开(公告)号：TW200404286A
公开(公告)日：2004-03-16
申请号：TW092113931
申请日：2003-05-23
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORPORATION
发明人：大石司 TSUKASA OOISHI
IPC分类号： G11C
CPC分类号： H01L27/228 , B82Y10/00 , G11C11/16
摘要：本發明對於用以記憶數據之正規MTJ記憶胞(MC)為行列狀配置之MTJ記憶胞陣列(10)之週邊部更加設置尺寸及構造設計與MTJ記憶胞同樣之形狀假胞(SDC)。MTJ記憶胞(MC)及形狀假胞(SDC)為整體以均一間距的方式連續的配置。因此，位於MTJ記憶胞陣列(10)之中心部及境界部之各MTJ記憶胞之間，能消除起因於周圍之記憶胞密度不同所造成於製造時形成之不均一性。
简体摘要：本发明对于用以记忆数据之正规MTJ记忆胞(MC)为行列状配置之MTJ记忆胞数组(10)之周边部更加设置尺寸及构造设计与MTJ记忆胞同样之形状假胞(SDC)。MTJ记忆胞(MC)及形状假胞(SDC)为整体以均一间距的方式连续的配置。因此，位于MTJ记忆胞数组(10)之中心部及境界部之各MTJ记忆胞之间，能消除起因于周围之记忆胞密度不同所造成于制造时形成之不均一性。

17. 发明专利

TW200402884A 半導體裝置 SEMICONDUCTOR DEVICE 失效
简体标题：半导体设备 SEMICONDUCTOR DEVICE
公开(公告)号：TW200402884A
公开(公告)日：2004-02-16
申请号：TW092116950
申请日：2003-06-23
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORPORATION
发明人：伊藤康悦 YASUYOSHI ITOH , 上野修一 SHUICHI UENO , 古田陽雄 HARUO FURUTA , 味香夏夫 NATSUO AJIKA
IPC分类号： H01L
CPC分类号： H01L29/66833 , H01L21/26586 , H01L21/28282 , H01L27/115 , H01L27/11568 , H01L29/42352 , H01L29/42368 , H01L29/513 , H01L29/66545 , H01L29/66583 , H01L29/7833 , H01L29/7923
摘要：本發明之目的是提供半導體裝置及其製造方法，即使在非揮發性記憶器之定標(scaling)之進展情況，亦可以在一個之記憶單元保持多個位元之資訊。本發明之解決手段是在MONOS電晶體之通道部份形成溝TR1。然後，使閘極絕緣膜120中之氮化矽膜122中之包夾溝TR1之源極側部份和汲極側部份，可以用來保持電荷CH1，CH2使之具有作為第1和第2電荷保持部之功能，使用此種構成時，在捕捉電荷CH1後再捕捉電荷CH2之情況時，閘極電極130中之溝TR1內之部份130a擔任屏蔽之任務。假如對閘極電極130施加固定電位時，由於電荷CH1感應之電場EF1之影響不會影響到第2電荷保持部，所以不會妨礙電荷CH2之捕捉。
简体摘要：本发明之目的是提供半导体设备及其制造方法，即使在非挥发性记忆器之定标(scaling)之进展情况，亦可以在一个之记忆单元保持多个比特之信息。本发明之解决手段是在MONOS晶体管之信道部份形成沟TR1。然后，使闸极绝缘膜120中之氮化硅膜122中之包夹沟TR1之源极侧部份和汲极侧部份，可以用来保持电荷CH1，CH2使之具有作为第1和第2电荷保持部之功能，使用此种构成时，在捕捉电荷CH1后再捕捉电荷CH2之情况时，闸极电极130中之沟TR1内之部份130a担任屏蔽之任务。假如对闸极电极130施加固定电位时，由于电荷CH1感应之电场EF1之影响不会影响到第2电荷保持部，所以不会妨碍电荷CH2之捕捉。

18. 发明专利

TW200402600A 微細圖案形成材料及微細圖案形成方法 MICROPATTERN FORMING MATERIAL AND MICROPATTERN FORMING METHOD 审中-公开
简体标题：微细图案形成材料及微细图案形成方法 MICROPATTERN FORMING MATERIAL AND MICROPATTERN FORMING METHOD
公开(公告)号：TW200402600A
公开(公告)日：2004-02-16
申请号：TW092115886
申请日：2003-06-11
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORPORATION
发明人：石橋健夫 TAKEO ISHIBASHI , 豊島利之 TOSHIYUKI TOYOSHIMA , 寺井護 MAMORU TERAI , 樽谷晉司 SHINJI TARUTANI
IPC分类号： G03F
CPC分类号： G03F7/40
摘要：本發明之目的在於，提供一種可超越光微影技術中的曝光波長極限，而形成微細圖案的微細圖案形成材料、採用其之微細圖案形成方法及半導體裝置之製造方法。本發明之解決手段係採用一種微細圖案形成材料，其含有：可溶於水或鹼的樹脂、品吶可及水(或水與水溶性有機溶劑之混合溶劑)，形成於經供應酸而所獲得光阻圖案上，利用來自此光阻圖案的酸，使鄰接光阻圖案的部分產生極性變化而形成不溶於水或鹼的膜。
简体摘要：本发明之目的在于，提供一种可超越光微影技术中的曝光波长极限，而形成微细图案的微细图案形成材料、采用其之微细图案形成方法及半导体设备之制造方法。本发明之解决手段系采用一种微细图案形成材料，其含有：可溶于水或碱的树脂、品呐可及水(或水与水溶性有机溶剂之混合溶剂)，形成于经供应酸而所获得光阻图案上，利用来自此光阻图案的酸，使邻接光阻图案的部分产生极性变化而形成不溶于水或碱的膜。

19. 发明专利

TW200401503A 具有CMOS驅動電路之半導體裝置 SEMICONDUCTOR DEVICE HAVING CMOS DRIVER CIRCUIT 失效
简体标题：具有CMOS驱动电路之半导体设备 SEMICONDUCTOR DEVICE HAVING CMOS DRIVER CIRCUIT
公开(公告)号：TW200401503A
公开(公告)日：2004-01-16
申请号：TW092117772
申请日：2003-06-30
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORPORATION
发明人：新居浩二 NII, KOJI
IPC分类号： H03K
CPC分类号： H03K19/0013
摘要：使用反相器INV2及INV3按照輸入信號IN控制節點N0及N1之電壓。又，使用反相器INV2所含之電晶體PTT2調整電晶體NT1之電壓位準。藉著將供給電晶體NT1之閘極之閘極電壓設為比電源電壓VDD低且比導通電壓高之值，可大幅度降低電晶體NT1之閘極漏電流。
简体摘要：使用反相器INV2及INV3按照输入信号IN控制节点N0及N1之电压。又，使用反相器INV2所含之晶体管PTT2调整晶体管NT1之电压位准。借着将供给晶体管NT1之闸极之闸极电压设为比电源电压VDD低且比导通电压高之值，可大幅度降低晶体管NT1之闸极漏电流。

20. 发明专利

TW200401197A 等振幅方向性結合式滙流排系統失效
简体标题：等振幅方向性结合式汇流排系统
公开(公告)号：TW200401197A
公开(公告)日：2004-01-16
申请号：TW092117844
申请日：2003-06-30
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORPORATION
发明人：大英樹 OSAKA, HIDEKI
IPC分类号： G06F
CPC分类号： G06F13/4086
摘要：本發明揭示一種等振幅方向性結合式匯流排系統。在進行超高速資料轉送時，隨著驅動脈衝（drivepulse）在總線（mainline）傳播，會因為表層效應（skineffect）．介電損耗而衰減，並且延伸出由副耦合器所生成的tail（尾波）。因此，符號間干擾會變大而導致波動（jitter）。在可連接複數個DRAM之記憶體模組的記憶體系統當中，為了謀求資料轉送的高速化，會在記憶體控制器與各模組間進行方向性耦合器（directioncoupler）的配線，並且使耦合長度越朝向遠端越長，藉此抑制波動。本發明是在記憶體控制器與各模組間進行方向性耦合器的配線，並且使耦合長度越朝向遠端越長，藉此使訊號生成量保持一定，並且抑制配線及接收器（receiver）延遲的波動。
简体摘要：本发明揭示一种等振幅方向性结合式总线系统。在进行超高速数据转送时，随着驱动脉冲（drivepulse）在总线（mainline）传播，会因为表层效应（skineffect）．介电损耗而衰减，并且延伸出由副耦合器所生成的tail（尾波）。因此，符号间干扰会变大而导致波动（jitter）。在可连接复数个DRAM之内存模块的内存系统当中，为了谋求数据转送的高速化，会在内存控制器与各模块间进行方向性耦合器（directioncoupler）的配线，并且使耦合长度越朝向远程越长，借此抑制波动。本发明是在内存控制器与各模块间进行方向性耦合器的配线，并且使耦合长度越朝向远程越长，借此使信号生成量保持一定，并且抑制配线及接收器（receiver）延迟的波动。

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