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131. 发明申请

WO98055927A1 BOUNDARY SCANNING ELEMENT AND COMMUNICATION EQUIPMENT USING THE SAME 审中-公开
标题翻译：使用边界扫描元件和通信设备
公开(公告)号：WO98055927A1
公开(公告)日：1998-12-10
申请号：PCT/JP1998/002432
申请日：1998-06-02
IPC分类号： H01M10/058 , G01R31/28 , G01R31/3185 , G06F11/22 , H01M10/0525 , H04L12/26
CPC分类号： G01R31/318536 , G01R31/2815 , G01R31/318533 , G01R31/318572
摘要： A boundary scanning element comprising a plurality of boundary cells on the input terminal side respectively assigned to the input terminals and connected in series therewith, a plurality of boundary cells on the output terminal side respectively assigned to the output terminals and connected in series therewith, a TAP circuit for controlling the input and output of data to and from the boundary cells on the input terminal side and on the output terminal side, TDI terminals for receiving serial data that are to be given to the boundary cells, TDO terminals for outputting data from the boundary cells as serial data, TCK terminals for receiving clock signals, and TMS terminals for receiving a mode signal for changing over the operation mode of the TAP circuit, the boundary cells on the input terminal side and the boundary cells on the output terminal side being connected in parallel between the TDI terminals and the TDO terminals characterized by being provided with two sets each comprising the boundary cells on the input terminal side, the boundary cells on the output terminal side, the TDI terminals, the TDO terminals and the TAP circuit.
摘要翻译：一种边界扫描元件，包括分别分配给输入端并串联连接的输入端侧的多个边界单元，分别分配给输出端并与其串联连接的输出端侧的多个边界单元， TAP电路，用于控制输入和输出数据到输入端侧和输出端侧的边界单元的输入和输出，用于接收要提供给边界单元的串行数据的TDI端子，用于从边界单元输出数据的TDO端子作为串行数据的边界单元，用于接收时钟信号的TCK端子和用于接收用于切换TAP电路的操作模式的模式信号的TMS端子，输入端侧的边界单元和输出端侧的边界单元在TDI端子和TDO端子之间并联连接，其特征在于设置有两组输入端侧的边界单元，输出端侧的边界单元，TDI端子，TDO端子和TAP电路。

132. 发明申请

WO2016186930A1 TRANSMITTER CONFIGURED FOR TEST SIGNAL INJECTION TO TEST AC-COUPLED INTERCONNECT 审中-公开
标题翻译：发射机配置用于测试信号注射到测试交流耦合互连
公开(公告)号：WO2016186930A1
公开(公告)日：2016-11-24
申请号：PCT/US2016/031919
申请日：2016-05-11
申请人： XILINX, INC.
发明人： MCLEOD, Scott, D. , IM, Hsung, Jai , CHEN, Stanley, Y.
IPC分类号： G01R31/3185 , H03K5/00
CPC分类号： G01R31/041 , G01R31/2884 , G01R31/318572 , H03K3/012 , H03K3/3568 , H03K19/017527 , H03K19/018514 , H04L25/0272
摘要： In one example, a driver circuit includes a differential transistor pair (504) configured to be biased by a current source (502) and including a differential input (516) and a differential output (512). The driver circuit further includes a resistor pair (506) coupled between a node pair and the differential output, a transistor pair coupled between a voltage supply and the node pair, and a bridge transistor coupled between the node pair. The driver circuit further includes a pair of three-state circuit elements (510) having a respective pair of input ports, a respective pair of control ports, and a respective pair of output ports. The pair of output ports is respectively coupled to the node pair. The pair of control ports is coupled to a common node comprising each gate of the transistor pair and a gate of the bridge transistor.
摘要翻译：在一个示例中，驱动器电路包括被配置为由电流源（502）偏置并包括差分输入（516）和差分输出（512）的差分晶体管对（504）。驱动器电路还包括耦合在节点对和差分输出之间的电阻器对（506），耦合在电压源和节点对之间的晶体管对以及耦合在节点对之间的桥式晶体管。驱动器电路还包括一对三态电路元件（510），其具有相应的一对输入端口，相应的一对控制端口和相应的一对输出端口。输出端口对分别耦合到节点对。该对控制端口耦合到包括晶体管对的每个栅极和桥式晶体管的栅极的公共节点。

133. 发明申请

WO2011117418A1 TEST ACCESS ARCHITECTURE FOR TSV-BASED 3D STACKED ICS 审中-公开
标题翻译：用于基于TSV的3D堆叠ICS的测试访问架构
公开(公告)号：WO2011117418A1
公开(公告)日：2011-09-29
申请号：PCT/EP2011/054722
申请日：2011-03-28
申请人： IMEC , STICHTING IMEC NEDERLAND , MARINISSEN, Erik Jan , VERBREE, Jacobus , KONIJNENBURG, Mario , CHI, Chun-Chuan
发明人： MARINISSEN, Erik Jan , VERBREE, Jacobus , KONIJNENBURG, Mario , CHI, Chun-Chuan
IPC分类号： G01R31/3185
CPC分类号： G01R31/318508 , G01R31/31717 , G01R31/3177 , G01R31/318511 , G01R31/318513 , G01R31/318572
摘要： A test access architecture is presented for 3D-SICs that allows for both pre-bond die testing and post-bond stack testing. The test access architecture is based on a modular test approach, in which the various dies, their embedded IP cores, the inter-die TSV-based interconnects, and the external l/Os can be tested as separate units to allow optimization of the 3D-SIC test flow. The architecture builds on and reuses existing design for test (DfT) hardware at the core, die, and product level. Test access is provided to an individual die stack via a test structure called a wrapper unit.
摘要翻译：为3D-SIC提供了测试访问体系结构，可以进行预绑定模块测试和后绑定堆栈测试。测试访问架构基于模块化测试方法，其中各种模具，其嵌入式IP内核，基于芯片间TSV的互连和外部I / O可以作为单独的单元进行测试，从而优化3D -SIC测试流程。该架构建立并重用现有的核心，管芯和产品级测试（DfT）硬件设计。通过称为包装单元的测试结构将测试访问提供给单个管芯堆叠。

134. 发明申请

WO2011116352A1 DATA RECIRCULATION IN CONFIGURED SCAN PATHS 审中-公开
标题翻译：配置扫描码中的数据重传
公开(公告)号：WO2011116352A1
公开(公告)日：2011-09-22
申请号：PCT/US2011/029094
申请日：2011-03-18
申请人： QUALCOMM INCORPORATED , ZUO, Songlin , LAISNE, Michael
发明人： ZUO, Songlin , LAISNE, Michael
IPC分类号： G01R31/3185
CPC分类号： G01R31/318544 , G01R31/31716 , G01R31/318572
摘要： An Automated Test Equipment (ATE) system is configured to test a Device Under Test (DUT). The ATE system stores a Procedure Description Language program. The ATE system interprets the program, thereby causing a configured scan path to be set up in the DUT and causing bit values to be loaded into that scan path. During testing, it is sometimes desirable to change only bit values in certain scan path bit locations. In a data recirculation operation, the ATE system shifts bit values, on a bit-by-bit basis, out of the configured scan path via the TDO terminal of the DUT and shifts back in either the shifted out bit value or a replacement bit value. The shift back into the configured scan path occurs via the TDI terminal of the DUT so that each bit value in the scan path is replaced with its previous value or a replacement value.
摘要翻译：自动测试设备（ATE）系统被配置为测试被测器件（DUT）。 ATE系统存储过程描述语言程序。 ATE系统解释程序，从而导致在DUT中设置配置的扫描路径，并将位值加载到该扫描路径中。在测试期间，有时期望仅改变某些扫描路径位位置中的位值。在数据再循环操作中，ATE系统通过DUT的TDO端将位值逐位移出配置的扫描路径，并以移出的位值或替换位值返回。通过DUT的TDI端子进入配置的扫描路径，使得扫描路径中的每个位值被替换为其先前的值或替换值。

135. 发明申请

WO2011107316A1 VERFAHREN ZUM TESTEN EINES INTEGRIERTEN SCHALTKREISES 审中-公开
标题翻译：方法测试集成电路
公开(公告)号：WO2011107316A1
公开(公告)日：2011-09-09
申请号：PCT/EP2011/051706
申请日：2011-02-07
申请人： ROBERT BOSCH GMBH , POINSTINGL, Peter , RANDOLL, Helmut , KNAUPP, Christoph , BRAUN, Thomas , WIEJA, Thomas , WIRTH, Steffen , DOEHREN, Stefan , KRAEMER, Ralf
发明人： POINSTINGL, Peter , RANDOLL, Helmut , KNAUPP, Christoph , BRAUN, Thomas , WIEJA, Thomas , WIRTH, Steffen , DOEHREN, Stefan , KRAEMER, Ralf
IPC分类号： G01R31/3185 , G01R31/317
CPC分类号： G01R31/2884 , G01R31/3172 , G01R31/318572
摘要： Es werden ein Verfahren zum Testen eines integrierten Schaltkreises (100) und ein integrierter Schaltkreis (100) vorgestellt. Der integrierte Schaltkreis (100) weist eine interne Teststruktur, auf die über einen internen Testzugangsanschluss (106) zugegriffen werden kann, und einen Steuerbus (110), der über Steueranschlüsse (108) nach außen geführt ist, auf, wobei zwischen einem Fahrbetrieb und einem Testbetrieb umgeschaltet werden kann, so dass im Testbetrieb über die Steueranschlüsse (108) und den Steuerbus (110) ein Zugriff auf den Testzugangsanschluss (106) und damit ein Testen des integrierten Schaltkreises (100) erfolgt.
摘要翻译：那里提出了用于测试集成电路（100）和集成电路（100）的方法。集成电路（100）包括内部测试结构，其可通过一个内部测试访问端口（106）访问，以及控制总线（110），其经由控制端子被引导（108）向外，其中驱动模式和一个之间测试操作可以被切换，使得在通过控制连接（108）和控制总线（110）的测试模式被访问以测试接入端口（106）和测试该集成电路（100）的。

136. 发明申请

WO2011059439A2 SCAN TEST APPLICATION THROUGH HIGH-SPEED SERIAL INPUT/OUTPUTS 审中-公开
标题翻译：通过高速串行输入/输出进行扫描测试
公开(公告)号：WO2011059439A2
公开(公告)日：2011-05-19
申请号：PCT/US2009/064251
申请日：2009-11-12
申请人： MENTOR GRAPHICS CORPORATION , RAJSKI, Janusz , MUKHERJEE, Nilanjan , KASSAB, Mark, A. , RINDERKNECHT, Thomas, H. , DESSOUKY, Mohamed
发明人： RAJSKI, Janusz , MUKHERJEE, Nilanjan , KASSAB, Mark, A. , RINDERKNECHT, Thomas, H. , DESSOUKY, Mohamed
IPC分类号： G01R31/3185
CPC分类号： G01R31/318572 , G01R31/318547

137. 发明申请

WO2011009409A1 JTAG设备及实现JTAG数据传输的方法审中-公开
公开(公告)号：WO2011009409A1
公开(公告)日：2011-01-27
申请号：PCT/CN2010/075372
申请日：2010-07-21
申请人：中兴通讯股份有限公司 , 许华
发明人：许华
IPC分类号： H03K19/00
CPC分类号： G01R31/318572
摘要：本发明公开了一种JTAG设备及实现JTAG数据传输的方法，其中，JTAG设备包括：处理器和JTAG可编程逻辑器件；还包括：隔离电路，与所述处理器连接，并与所述JTAG可编程逻辑器件的引脚连接，所述隔离电路具有与所述JTAG可编程逻辑器件的引脚对应的寄存器；所述隔离电路根据所述处理器对所述隔离电路中的所述寄存器写入的高低电平信号，驱动所述JTAG可编程逻辑器件的引脚，将高低电平信号对应的JTAG数据从所述处理器传输到所述JTAG可编程逻辑器件中。本发明方案中，使用隔离电路实现对JTAG接口或者与JTAG设备连接的PC的串口的保护。

138. 发明申请

WO2006102284A3 OPTIMIZED JTAG INTERFACE 审中-公开
标题翻译：优化的JTAG接口
公开(公告)号：WO2006102284A3
公开(公告)日：2009-04-16
申请号：PCT/US2006010144
申请日：2006-03-21
申请人： TEXAS INSTRUMENTS INC , WHETSEL LEE D
发明人： WHETSEL LEE D
IPC分类号： G06F11/00
CPC分类号： G01R31/3177 , G01R31/2815 , G01R31/3172 , G01R31/31723 , G01R31/31724 , G01R31/31727 , G01R31/318541 , G01R31/318555 , G01R31/318558 , G01R31/318572 , G06F11/3656
摘要： An optimized JTAG interface is used to access JTAG Tap Domains (104) within an integrated circuit (300). The interface requires fewer pins than the conventional JTAG interface and is thus more applicable than conventional JTAG interfaces on an integrated circuit where the availability of pins is limited. The interface may be used for a variety of serial communication operations such as, but not limited to, serial communication related integrated circuit test, emulation, debug, and/or trace operations.
摘要翻译：优化的JTAG接口用于访问集成电路（300）内的JTAG Tap Domains（104）。该接口需要比传统JTAG接口更少的引脚，因此比在引脚可用性有限的集成电路上的传统JTAG接口更为适用。该接口可以用于各种串行通信操作，例如但不限于串行通信相关的集成电路测试，仿真，调试和/或跟踪操作。

139. 发明申请

WO2007140366A2 TESTING COMPONENTS OF I/O PATHS OF AN INTEGRATED CIRCUIT 审中-公开
标题翻译：集成电路I / O PATHS的测试组件
公开(公告)号：WO2007140366A2
公开(公告)日：2007-12-06
申请号：PCT/US2007/069884
申请日：2007-05-29
申请人： TEXAS INSTRUMENTS INCORPORATED , ABRAHAM, Jais , GOEL, Rohit
发明人： ABRAHAM, Jais , GOEL, Rohit
IPC分类号： G01R31/26
CPC分类号： G01R31/318572 , G01R31/31858
摘要： Testing the components of I/O paths in an integrated circuit (190) at at-speed operation (i.e., the speed at which the integrated circuit would be operated during normal non-test mode). In an embodiment, boundary scan cells of different paths are connected in a scan chain, and each scan cell tests the corresponding component (e.g., buffer) by launching data at a first time instance and receiving the result of the data at a second time instance, with the duration between the first time instance and the second time instance corresponding to the at-speed operation. If the data is received accurately, the component may be deemed to be operating accurately at-speed.
摘要翻译：以高速运行（即，在正常非测试模式下集成电路将运行的速度）测试集成电路（190）中的I / O路径的组件。在一个实施例中，不同路径的边界扫描单元被连接在扫描链中，并且每个扫描单元通过在第一时间实例发射数据并在第二时间实例接收数据的结果来测试对应的组件（例如，缓冲器）具有对应于全速操作的第一时间实例和第二时间间隔之间的持续时间。如果准确地接收到数据，则该部件可能被认为是以高速精确的操作。

140. 发明申请

WO2007092952A2 SYSTEM AND METHOD FOR SHARING A COMMUNICATIONS LINK BETWEEN MULTIPLE COMMUNICATIONS PROTOCOLS 审中-公开
标题翻译：用于共享多个通信协议之间的通信链路的系统和方法
公开(公告)号：WO2007092952A2
公开(公告)日：2007-08-16
申请号：PCT/US2007/061922
申请日：2007-02-09
申请人： TEXAS INSTRUMENTS INCORPORATED , SWOBODA, Gary, L.
发明人： SWOBODA, Gary, L.
CPC分类号： G01R31/3177 , G01R31/31705 , G01R31/31723 , G01R31/31724 , G01R31/31727 , G01R31/318536 , G01R31/318544 , G01R31/318572
摘要： A system and method for sharing a communications link between multiple protocols is described that comprises a system comprising a communications interface configured to exchange information with other systems using at least one of a plurality of protocols; a protocol select register (1108) that stores a value that selects a protocol from among the plurality of protocols to become an active protocol; and a state machine accessible to the communications interface, the state machine used to control the exchange of information through the communications interface according to the active protocol. The active protocol is used by the communications interface to exchange information while the remaining protocols of the plurality of protocols remain inactive. The state machine sequences through a series of states that cause the communications interface to operate according to the active protocol, and that are designated as inert sequences under the remaining protocols.
摘要翻译：描述了用于共享多个协议之间的通信链路的系统和方法，其包括：系统，其包括被配置为使用多个协议中的至少一个与其他系统交换信息的通信接口; 协议选择寄存器（1108），其存储从所述多个协议之中选择协议以成为有效协议的值; 以及通信接口可访问的状态机，用于根据活动协议通过通信接口来控制信息交换的状态机。通信接口使用活动协议来交换信息，而多个协议的剩余协议保持不活动。状态机通过使通信接口根据活动协议进行操作的一系列状态进行排序，并在其余协议下被指定为惰性序列。

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