专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

121. 发明公开

KR1020150026066A 터널링 전계 효과 트랜지스터 审中-实审
标题翻译：隧道场效应晶体管
公开(公告)号：KR1020150026066A
公开(公告)日：2015-03-11
申请号：KR1020130104400
申请日：2013-08-30
申请人： 삼성전자주식회사
发明人： 허지현
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/20 , B82Y10/00 , H01L29/0673 , H01L29/0676 , H01L29/201 , H01L29/7391 , H01L29/7311 , H01L29/66931 , H01L29/772 , H01L29/7802
摘要： 터널링 전계 효과 트랜지스터가 개시된다.
개시된 터널링 전계 효과 트랜지스터는 소스 전극, 상기 소스 전극으로부터 이격된 드레인 전극, 상기 소스 전극과 드레인 전극 사이의 채널층 및 상기 채널층 상의 일부에 중첩되게 배치된 게이트 전극을 포함한다.
摘要翻译：公开了一种隧道场效应晶体管。所公开的隧道场效应晶体管包括：源电极; 与源电极分离的漏电极; 源电极和漏电极之间的沟道层; 以及设置成与沟道层的一部分重叠的栅电极。

122. 发明授权

KR101435479B1 반도체 소자 및 그의 제조방법 有权
标题翻译：半导体器件及其制造方法
公开(公告)号：KR101435479B1
公开(公告)日：2014-08-28
申请号：KR1020130075780
申请日：2013-06-28
申请人： 경북대학교 산학협력단
发明人： 이정희 , 김동석 , 강희성 , 김도균 , 양충모
IPC分类号： H01L29/772 , H01L29/78
CPC分类号： H01L29/7311 , H01L29/66931 , H01L29/7802
摘要： Disclosed are a semiconductor device and a method of manufacturing the same. A semiconductor structure includes a source layer; a barrier layer which is arranged on a predetermined first region of the source layer and has a second region having a first height and a third region having a second height which is higher than the first height; a drain layer which is arranged on the third region of the barrier layer; an insulating layer which is arranged on the second region of the barrier layer; a gate electrode in the upper part of the insulating layer; a source electrode which is arranged on the predetermined forth region of the source layer; and a drain electrode which is arranged in the upper part of the drain layer.
摘要翻译：公开了一种半导体器件及其制造方法。半导体结构包括源极层; 阻挡层，其设置在所述源极层的规定的第一区域上，具有第一高度的第二区域和具有高于所述第一高度的第二高度的第三区域; 漏极层，其布置在所述阻挡层的所述第三区域上; 绝缘层，其布置在所述阻挡层的所述第二区域上; 绝缘层上部的栅电极; 源电极，其布置在源极层的预定的第四区域上; 以及设置在漏极层的上部的漏电极。

123. 发明授权

KR101402697B1 독립적 및 대칭적인 이중 게이트 구조를 이용한 전자-정공 이중층 터널 전계 효과 트랜지스터 및 그 제조 방법 有权
标题翻译：独立和对称双电位孔双层隧道场效应晶体及其制造方法
公开(公告)号：KR101402697B1
公开(公告)日：2014-06-03
申请号：KR1020120143844
申请日：2012-12-11
申请人： 한국과학기술원
发明人： 이석희 , 김태균 , 문정민 , 정우진
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/7855 , H01L29/66931
摘要： The present invention relates to an electron-hole bilayer tunnel field effect transistor using a symmetrical double gate structure and a manufacturing method of the transistor and, more specifically, to an electron-hole bilayer tunnel field effect transistor using a symmetrical double gate structure and a manufacturing method of the transistor, capable of bringing the improvement of a slope and an increase in an operation current under a threshold voltage by using a double gate p-i-n structure and inter-band tunneling; and being formed in practice by suggesting the symmetrical gate structure.
摘要翻译：本发明涉及使用对称双栅极结构的电子 - 空穴双层隧道场效应晶体管及其制造方法，更具体地说，涉及使用对称双栅结构的电子 - 空穴双层隧道场效应晶体管和晶体管的制造方法，能够通过使用双栅极引脚结构和带间隧穿来提高斜率的提高和阈值电压下的工作电流的增加; 并且通过提出对称的门结构在实践中形成。

124. 发明公开

KR1020170019338A 그래핀을 절연체 및 디바이스에 집적화를 위한 그래핀 플루오르화 审中-实审
标题翻译：用于将石墨与绝缘体和器件集成的石墨荧光
公开(公告)号：KR1020170019338A
公开(公告)日：2017-02-21
申请号：KR1020167030578
申请日：2014-06-13
申请人： 인텔 코포레이션
发明人： 카우디요,로만 , 아브지,우가
IPC分类号： H01L21/02 , H01L23/532 , H01L29/51 , H01L29/66
CPC分类号： H01L29/1606 , B82Y10/00 , B82Y30/00 , H01L21/02227 , H01L21/02527 , H01L21/0262 , H01L21/0405 , H01L21/044 , H01L23/29 , H01L23/53276 , H01L23/5329 , H01L27/088 , H01L29/42364 , H01L29/4908 , H01L29/51 , H01L29/513 , H01L29/66984 , H01L29/7391 , H01L29/778 , H01L29/78684 , H01L2224/16225 , H01L2924/15311 , H01L21/0212 , H01L21/02115 , H01L29/4966 , H01L29/66931
摘要： 본개시내용의실시예들은플루오르화그래핀의층을포함하는다층그래핀어셈블리들, 그런구조체들을포함하는다이들및 시스템들뿐만아니라, 제조방법들을기술한다. 플루오르화그래핀은비플루오르화그래핀층들의바람직한특성을유지하면서절연인터페이스를다른그래핀층들에제공한다. 어셈블리들은집적회로디바이스에서그래핀을이용하고그래핀을다른재료들과인터페이스하기위한새로운옵션들을제공한다. 다른실시예들이설명되고/되거나청구될수 있다.
摘要翻译：本公开的实施例描述了多层石墨烯组件，其包括氟化石墨烯层，模具和包含这种结构的系统，以及制造方法。氟化石墨烯提供与其它石墨烯层的绝缘界面，同时保持非氟化石墨烯层的期望特性。这些组件提供了在集成电路器件中利用石墨烯和将石墨烯与其他材料接合的新选择。可以描述和/或要求保护其他实施例。

125. 发明公开

KR1020130111595A 게르마늄 상부층 사전 콘택트 금속화를 이용한 콘택트 저항 감소 有权
标题翻译：接触电阻减少使用德国OVERLAYER PRE-CONTACT METALIZATION
公开(公告)号：KR1020130111595A
公开(公告)日：2013-10-10
申请号：KR1020137016072
申请日：2011-09-30
申请人： 인텔 코포레이션
发明人： 글래스글렌에이 , 머시어낸드에스 , 가니타히어
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/0676 , H01L21/02532 , H01L21/28512 , H01L21/28525 , H01L21/3215 , H01L21/76831 , H01L23/535 , H01L27/092 , H01L27/0924 , H01L29/0615 , H01L29/0847 , H01L29/086 , H01L29/165 , H01L29/167 , H01L29/36 , H01L29/41791 , H01L29/42392 , H01L29/45 , H01L29/456 , H01L29/4966 , H01L29/66477 , H01L29/66545 , H01L29/6659 , H01L29/66628 , H01L29/66636 , H01L29/66681 , H01L29/66931 , H01L29/7785 , H01L29/78 , H01L29/7816 , H01L29/7833 , H01L29/7848 , H01L29/785 , H01L29/7851
摘要： 종래의 소자와 비교해 감소된 기생 콘택트 저항을 갖는 트랜지스터 형성 기술이 개시된다. 이 기술은 예를 들면 실리콘 또는 실리콘 게르마늄(SiGe) 소스/드레인 영역 상에 예컨대 일련의 금속같은 표준 콘택트 스택을 이용하여 구현될 수 있다. 예시적인 일 실시예에 따르면, 소스/드레인과 콘택트 금속 사이에 보론 도핑된 게르마늄 중간층이 제공되어, 콘택트 저항을 상당히 감소시킨다. 평면 및 비평면 트랜지스터 구조(예컨대 FinFET) 뿐만 아니라 변형 및 비변형 채널 구조를 포함한 다양한 트랜지스터 구성과 적절한 제조 프로세스가 본 개시물의 견지에서 명확할 것이다. 구배형 버퍼(gladed buffering)가 불합치 전위(misfit dislocation)을 줄이기 위해 이용될 수 있다. 이 기술은 특히 p형 소자를 구현하는데 아주 적합하지만, 만약 필요하다면 n형 소자에도 이용될 수 있다.
摘要翻译：公开了用于形成具有高掺杂硼掺杂锗的源区和漏区的晶体管器件的技术。在一些实施例中，使用在源极和漏极区域及其对应的尖端区域中的选择性外延沉积来提供原位硼掺杂锗或者掺杂有硼掺杂锗层的硼掺杂硅锗。在一些这样的情况下，锗浓度可以例如超过50原子％且高达100原子％，并且硼浓度可以例如超过1E20cm-3。可以使用提供梯度锗和/或硼浓度的缓冲液来更好地接合不同的层。锗在外延金属界面掺杂的硼的浓度有效地降低了寄生电阻而不降低尖端突然性。这些技术可以例如在平面或非平面晶体管器件中实现。

126. 发明授权

KR101286707B1 독립된 듀얼 게이트의 핀펫 구조를 갖는 터널링 전계효과 트랜지스터 및 그 제조방법 有权
标题翻译：具有独立双门的FINFET结构的隧道场效应晶体管及其制造方法
公开(公告)号：KR101286707B1
公开(公告)日：2013-07-16
申请号：KR1020120052537
申请日：2012-05-17
申请人： 서울대학교산학협력단 , 서강대학교산학협력단
发明人： 박병국 , 김상완 , 최우영
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/7855 , H01L29/66931 , H01L29/7311 , H01L29/7376
摘要： PURPOSE: A tunneling field effect transistor having the FINFET structure of an independent dual gate and a fabrication method thereof are provided to increase the driving current without the loss of a separate area by forming a vertical dual gate structure which is electrically separated from both sides of a semiconductor pin. CONSTITUTION: A semiconductor substrate (10) includes a semiconductor pin (14) at a constant height. A p+ region (62) and an n+ region (64) are formed at both sides of the semiconductor substrate. The semiconductor pin is formed between the p+ region and the n+ region. A first gate (52) is formed between one side of the semiconductor pin and the n+ region. A second gate (54) is formed between the other side of the semiconductor pin and the p+ region. The material of the first gate is different from that of the second gate.
摘要翻译：目的：提供具有独立双栅极的FINFET结构的隧道场效应晶体管及其制造方法，以通过形成垂直双栅极结构来增加驱动电流而不损失单独的面积，所述垂直双栅极结构与半导体引脚。构成：半导体衬底（10）包括恒定高度的半导体管脚（14）。在半导体衬底的两侧形成有p +区域（62）和n +区域（64）。半导体管脚形成在p +区域和n +区域之间。第一栅极（52）形成在半导体引脚的一侧和n +区之间。第二栅极（54）形成在半导体管脚的另一侧和p +区域之间。第一栅极的材料与第二栅极的材料不同。

127. 发明授权

KR101272155B1 측벽구조의 유전체를 이용한 수직형 터널링 트랜지스터 및 그 양방향 전류특성 억제 방법 有权
标题翻译：垂直通道隧道式隧道结构的简化特性的降低方法
公开(公告)号：KR101272155B1
公开(公告)日：2013-06-05
申请号：KR1020120057303
申请日：2012-05-30
申请人： 명지대학교 산학협력단
发明人： 조일환
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/7311 , H01L29/66219 , H01L29/66931
摘要： PURPOSE: A method for reducing ambipolar characteristics of a vertical channel tunneling transistor is provided to prevent an ambipolar current phenomenon by etching a polysilicon gate. CONSTITUTION: A gate isolation dielectric(60) is formed by etching a gate insulating layer(20). The gate isolation dielectric has a sidewall in the upper part of a silicon substrate. A dielectric(40) has a sidewall structure. The sidewall structure is formed by etching a polysilicon gate(70). The polysilicon gate is contacted with the gate insulating layer.
摘要翻译：目的：提供一种降低垂直沟道隧道晶体管双极特性的方法，以通过蚀刻多晶硅栅极来防止双极电流现象。构成：通过蚀刻栅极绝缘层（20）形成栅绝缘电介质（60）。栅极隔离电介质在硅衬底的上部具有侧壁。电介质（40）具有侧壁结构。通过蚀刻多晶硅栅极（70）形成侧壁结构。多晶硅栅极与栅极绝缘层接触。

128. 发明授权

KR1019970005145B1 양자소자(量子素子)의 제조방법 失效
标题翻译：制造量子器件的方法
公开(公告)号：KR1019970005145B1
公开(公告)日：1997-04-12
申请号：KR1019930012374
申请日：1993-07-02
申请人： 파나소닉 주식회사
发明人： 오카다켄지 , 모리모토키요시 , 우다가와마사하루 , 유키코이찌로 , 니와마사아키 , 히라이요시히코 , 야스이쥬로
IPC分类号： H01L29/68
CPC分类号： B82Y10/00 , B82Y30/00 , H01L29/1037 , H01L29/66931 , H01L29/772 , H01L29/882 , Y10S438/911 , Y10S438/962
摘要： 내용없음.

129. 发明专利

TW201701481A 用於ＰＭＯＳ整合之第ＩＶ族電晶體审中-公开
简体标题：用于ＰＭＯＳ集成之第ＩＶ族晶体管
公开(公告)号：TW201701481A
公开(公告)日：2017-01-01
申请号：TW105122618
申请日：2012-12-18
申请人：英特爾股份有限公司 , INTEL CORPORATION
发明人：葛雷斯葛蘭 , GLASS, GLENN , 莫希安拿 , MURTHY, ANAND
IPC分类号： H01L29/78 , H01L21/28
CPC分类号： H01L29/0676 , H01L21/02532 , H01L21/28512 , H01L21/28525 , H01L21/3215 , H01L21/76831 , H01L23/535 , H01L27/092 , H01L27/0924 , H01L29/0615 , H01L29/0847 , H01L29/086 , H01L29/165 , H01L29/167 , H01L29/36 , H01L29/41791 , H01L29/42392 , H01L29/45 , H01L29/456 , H01L29/4966 , H01L29/66477 , H01L29/66545 , H01L29/6659 , H01L29/66628 , H01L29/66636 , H01L29/66681 , H01L29/66931 , H01L29/7785 , H01L29/78 , H01L29/7816 , H01L29/7833 , H01L29/7848 , H01L29/785 , H01L29/7851
摘要：所揭露之技術係用以形成第IV族電晶體裝置，其具有高鍺濃度之源極/汲極區域，且相對傳統裝置表現出降低的寄生電阻。在某些範例具體實施例中，源極/汲極區域之每一者包括薄的p型矽或鍺或矽鍺沉積，且源極/汲極材料沉積的剩餘物為p型鍺或鍺合金(例如鍺：錫或其他適合的應變誘導物，且具有至少80原子百分比的鍺含量及20原子百分比或更低的其他成分)。在某些情況中，應變鬆弛的證據可於富含鍺的蓋層中觀察到，包括錯位差排及/或穿透差排及/或雙晶。可使用許多電晶體組態，包括平面及非平面電晶體結構兩者(例如鰭式場效電晶體及奈米線電晶體)、以及應變及非應變通道結構。
简体摘要：所揭露之技术系用以形成第IV族晶体管设备，其具有高锗浓度之源极/汲极区域，且相对传统设备表现出降低的寄生电阻。在某些范例具体实施例中，源极/汲极区域之每一者包括薄的p型硅或锗或硅锗沉积，且源极/汲极材料沉积的剩余物为p型锗或锗合金(例如锗：锡或其他适合的应变诱导物，且具有至少80原子百分比的锗含量及20原子百分比或更低的其他成分)。在某些情况中，应变松弛的证据可于富含锗的盖层中观察到，包括错位差排及/或穿透差排及/或双晶。可使用许多晶体管组态，包括平面及非平面晶体管结构两者(例如鳍式场效应管及奈米线晶体管)、以及应变及非应变信道结构。

130. 发明专利

TW200807730A 在混合式定位技術基板中之半導體電容器 SEMICONDUCTOR CAPACITORS IN HOT (HYBRID ORIENTATION TECHNOLOGY) SUBSTRATES 审中-公开
简体标题：在混合式定位技术基板中之半导体电容器 SEMICONDUCTOR CAPACITORS IN HOT (HYBRID ORIENTATION TECHNOLOGY) SUBSTRATES
公开(公告)号：TW200807730A
公开(公告)日：2008-02-01
申请号：TW096119988
申请日：2007-06-04
申请人：萬國商業機器公司 INTERNATIONAL BUSINESS MACHINES CORPORATION
发明人：卡爾約翰雷丹 RADENS, CARL JOHN , 程慷果 CHENG, KANGGUO , 拉瑪泉卓迪瓦卡盧尼 DIVAKARUNI, RAMACHANDRA
IPC分类号： H01L
CPC分类号： H01L29/945 , H01L29/66931
摘要：本發明提供一種半導體結構及一種用於形成該半導體結構之方法。該半導體結構包含一半導體基板。該半導體結構進一步包含一電絕緣區域,其在該半導體基板上。該半導體結構進一步包含一第一半導體區域,其在該半導體基板上且與該半導體基板直接實體接觸。該半導體結構進一步包含一第二半導體區域,其在該絕緣區域上。該半導體結構進一步包含一電容器,其在該第一半導體區域及該半導體基板中。該半導體結構進一步包含一電容器電極接觸,其在該第二半導體區域及該電絕緣區域中。
简体摘要：本发明提供一种半导体结构及一种用于形成该半导体结构之方法。该半导体结构包含一半导体基板。该半导体结构进一步包含一电绝缘区域,其在该半导体基板上。该半导体结构进一步包含一第一半导体区域,其在该半导体基板上且与该半导体基板直接实体接触。该半导体结构进一步包含一第二半导体区域,其在该绝缘区域上。该半导体结构进一步包含一电容器,其在该第一半导体区域及该半导体基板中。该半导体结构进一步包含一电容器电极接触,其在该第二半导体区域及该电绝缘区域中。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式