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101. 发明申请

WO2013066524A1 METHODS FOR INVOKING TESTING USING REVERSIBLE CONNECTORS 审中-公开
标题翻译：使用可逆连接器进行测试的方法
公开(公告)号：WO2013066524A1
公开(公告)日：2013-05-10
申请号：PCT/US2012/057144
申请日：2012-09-25
申请人： APPLE INC. , MULLINS, Scott , KOSUT, Alexei , CONNER, Brian J. , FISHER, Joseph R. , VERHOEVE, Dustin J. , VORA, Saket R. , KOCALAR, Erturk D. , HARDY, Casey , NIEHAUS, Adriane S.
发明人： MULLINS, Scott , KOSUT, Alexei , CONNER, Brian J. , FISHER, Joseph R. , VERHOEVE, Dustin J. , VORA, Saket R. , KOCALAR, Erturk D. , HARDY, Casey , NIEHAUS, Adriane S.
IPC分类号： G01R31/317 , G01R31/3185 , H01R29/00 , H04W24/00
CPC分类号： G01R31/31701 , G01R31/318572
摘要： Electronic devices may be provided with audio circuits and controller circuitry configured to support test mode operations. A connector such as a reversible connector may be inserted into a mating device connector in an electronic device. The reversible connector may be connected to the device connector in either a normal orientation or a reversed orientation in which the reversible connector is rotated 180° with respect to the normal orientation. During test mode operations, a tester may be coupled to the device connector using the reversible connector. The tester may generate voltages, resistances, time-varying signals, or other input that directs the device to configure switching circuitry to support testing. Monitoring circuitry in the device may be used to detect input from the tester. In response to detected input from the tester, the switching circuitry may be adjusted to couple the controller to the device connector.
摘要翻译：电子设备可以设置有配置成支持测试模式操作的音频电路和控制器电路。诸如可逆连接器的连接器可以插入到电子设备中的匹配装置连接器中。可逆连接器可以以正常方向或相反方向连接到设备连接器，其中可逆连接器相对于法线方向旋转180°。在测试模式操作期间，测试器可以使用可逆连接器耦合到设备连接器。测试仪可以产生电压，电阻，时变信号或引导器件配置开关电路以支持测试的其他输入。设备中的监控电路可用于检测测试仪的输入。响应于来自测试器的检测到的输入，可以调整开关电路以将控制器耦合到设备连接器。

102. 发明申请

WO2013043615A1 MEMORY HARD MACRO PARTITION OPTIMIZATION FOR TESTING EMBEDDED MEMORIES 审中-公开
标题翻译：用于测试嵌入式存储器的内存硬分区优化
公开(公告)号：WO2013043615A1
公开(公告)日：2013-03-28
申请号：PCT/US2012/055944
申请日：2012-09-18
申请人： SYNOPSYS, INC.
发明人： ZORIAN, Yervant , DARBINYAN, Karen , TORJYAN, Gevorg
IPC分类号： G01R31/28
CPC分类号： G06F17/5031 , G01R31/318536 , G01R31/318572 , G06F17/505 , G06F17/5068 , G11C29/12 , G11C29/16 , G11C29/32 , G11C2029/0401
摘要： A memory hard macro designed to support multiple design for test (DFT) techniques having signal paths associated with the DFT techniques and the functional operation of the memory instance that share logic devices or components. The memory hard macro includes a functional input port and a functional output port, forming a functional memory data path, which includes input latches from the memory instance. The memory hard macro also includes a scan input port and a scan output port, forming a scan data path, which includes input latches from the array of data buffer circuits and output latches from the array of sense amplifiers. The memory hard macro further includes a BIST input port and a BIST output port, forming a BIST data path, which includes at least one input latch from the array of data buffer circuits and at least one output latch from the array of sense amplifiers.
摘要翻译：设计用于支持具有与DFT技术相关联的信号路径和共享逻辑设备或组件的存储器实例的功能操作的测试（DFT）技术的多个设计的存储器硬宏。存储器硬宏包括功能输入端口和功能输出端口，形成功能存储器数据路径，其包括来自存储器实例的输入锁存器。存储器硬宏还包括扫描输入端口和扫描输出端口，形成扫描数据路径，其包括来自数据缓冲电路阵列的输入锁存器和来自读出放大器阵列的输出锁存器。存储器硬宏还包括BIST输入端口和BIST输出端口，形成BIST数据路径，其包括来自数据缓冲器电路阵列的至少一个输入锁存器和来自读出放大器阵列的至少一个输出锁存器。

103. 发明申请

WO2008053526A1 プリント板接続試験装置および方法审中-公开
标题翻译：用于测试打印板连接的装置和方法
公开(公告)号：WO2008053526A1
公开(公告)日：2008-05-08
申请号：PCT/JP2006/321724
申请日：2006-10-31
申请人：富士通株式会社 , 中野一治 , 菊池幹子
发明人：中野一治 , 菊池幹子
IPC分类号： G01R31/02
CPC分类号： G01R31/318572 , G01R31/046
摘要：　本発明は、複数のコネクタを有するプリント板における、各コネクタおよび各コネクタに係るネットの接続試験を、オペレータの負担を低減しながら確実に実行できるようにするために、複数の接続試験用部品（２０ａ～２０ｄ）のうちの一の接続試験用部品のみが入力信号に対する応答信号を出力する第１の態様をとるように、複数の接続試験用部品（２０ａ～２０ｄ）のそれぞれの第１の態様と第２の態様との切り替えを制御するとともに、接続試験信号生成回路（３０）からの接続試験信号の出力を制御する制御部（４１）と、第１の態様をとる一の接続試験用部品（２０ａ～２０ｄ）からの接続試験信号に対する応答信号に基づいて、当該接続試験用部品（２０ａ～２０ｄ）を接続されたコネクタ（１０ａ～１０ｄ）および当該コネクタ（１０ａ～１０ｄ）に係るネット（１２ａ～１２ｄ）の接続状態を判断する判断部（４２）とをそなえて構成する。
摘要翻译：通过减少操作员的负担，可靠地进行与具有多个连接器的印刷电路板上的连接器相关的连接器和网络的连接测试。一种用于测试印刷电路板连接的装置设置有控制部分（41），其控制多个连接测试部件（20a-20d）中的每一个的第一模式和第二模式之间的切换，使得只有一个连接测试部件连接测试组件（20a-20d）处于用于向输入信号输出响应信号的第一模式。控制部分还控制来自连接测试信号发生电路（30）的连接测试信号的输出。该装置还设置有判断部（42），其判断与连接测试部件（20a-10d）连接的连接器（10a-10d）有关的连接器（10a-10d）和网（12a-12d）的连接状态， 20d）基于来自第一模式中的连接测试部件（20a-20d）的连接测试信号的响应信号连接。

104. 发明申请

WO2007103748A9 DUAL-PATH, MULTIMODE SEQUENTIAL STORAGE ELEMENT 审中-公开
标题翻译：双路径，多模式顺序存储元件
公开(公告)号：WO2007103748A9
公开(公告)日：2007-11-15
申请号：PCT/US2007063104
申请日：2007-03-01
申请人： QUALCOMM INC , GARG MANISH , HAMDAN FADI ADEL
发明人： GARG MANISH , HAMDAN FADI ADEL
IPC分类号： G01R31/3185 , G11C29/00 , H03K3/037
CPC分类号： G01R31/318541 , G01R31/318572 , G11C29/1201 , G11C29/32
摘要： A dual-path, multimode sequential storage element (SSE) (10) is described herein. In one example, the dual-path, multimode SSE comprises first (14) and second (12) sequential storage elements, a data input, a data output, and a selector mechanism (16). The first and second sequential storage elements (14, 12) each have an input and an output. The data input is coupled to the inputs of both sequential storage elements and is configured to accept data. The data output is coupled to the outputs of both sequential storage elements and is configured to output the data. The selector mechanism (16) is configured to select one of the sequential storage elements for passing the data from the data input to the data output. In one example, the first sequential storage element comprises a pulse-triggered storage element (14) and the second sequential storage element comprises a master-slave storage element (12).
摘要翻译：这里描述了双路径多模顺序存储元件（SSE）（10）。在一个示例中，双路径多模式SSE包括第一（14）和第二（12）顺序存储元件，数据输入，数据输出和选择器机构（16）。第一和第二顺序存储元件（14,12）各自具有输入和输出。数据输入端连接到两个顺序存储单元的输入端，并被配置为接受数据。数据输出端连接到两个顺序存储单元的输出端，并被配置为输出数据。选择器机构（16）被配置为选择顺序存储元件中的一个，用于将数据从数据输入传递到数据输出。在一个示例中，第一顺序存储元件包括脉冲触发存储元件（14），并且第二顺序存储元件包括主 - 从存储元件（12）。

105. 发明申请

WO2007121330A1 TEST ACCESS PORT SWITCH 审中-公开
标题翻译：测试访问端口开关
公开(公告)号：WO2007121330A1
公开(公告)日：2007-10-25
申请号：PCT/US2007/066577
申请日：2007-04-12
申请人： QUALCOMM INCORPORATED , BURKE, Kevin Charles , POTTIER, Philip Richard , VARADARAJAN, Srinivas
发明人： BURKE, Kevin Charles , POTTIER, Philip Richard , VARADARAJAN, Srinivas
IPC分类号： G01R31/3185
CPC分类号： G01R31/318558 , G01R31/318572
摘要： A Test Access Port (TAP) switch provides a centralized serial test interface between an electronic system and a resource external to the electronic system. The electronic system includes the TAP switch and a plurality of electronic circuit components, each electronic circuit component having a TAP coupled to the TAP switch. In one or more embodiments, the TAP switch comprises a first circuit configured to provide a clock signal to a selected one of the TAPs responsive to a selection code included in a serialized instruction, e.g., a code appended or prepended to the instruction. The TAP switch further comprises a second circuit comprising an instruction register (IR) configured to pass serialized instructions received by the TAP switch to the selected TAP and a third circuit configured to forward serialized data received from the selected TAP to an output of the TAP switch responsive to the selection code.
摘要翻译：测试访问端口（TAP）交换机在电子系统和电子系统外部的资源之间提供集中的串行测试接口。电子系统包括TAP开关和多个电子电路部件，每个电子电路部件具有耦合到TAP开关的TAP。在一个或多个实施例中，TAP开关包括第一电路，其被配置为响应于包括在串行化指令中的选择代码（例如附加的或附加到该指令的代码），向选定的TAP中的一个提供时钟信号。 TAP开关还包括第二电路，其包括被配置为将由TAP开关接收的串行化指令传递到所选择的TAP的指令寄存器（IR），以及被配置为将从所选择的TAP接收的串行化数据转发到TAP开关的输出的第三电路响应选择代码。

106. 发明申请

WO2007103748A1 DUAL-PATH, MULTIMODE SEQUENTIAL STORAGE ELEMENT 审中-公开
标题翻译：双通道，多模式序列存储元件
公开(公告)号：WO2007103748A1
公开(公告)日：2007-09-13
申请号：PCT/US2007/063104
申请日：2007-03-01
申请人： QUALCOMM Incorporated , GARG, Manish , HAMDEN, Fadi
发明人： GARG, Manish , HAMDEN, Fadi
IPC分类号： G01R31/3185 , G11C29/00 , H03K3/037
CPC分类号： G01R31/318541 , G01R31/318572 , G11C29/1201 , G11C29/32
摘要： A dual-path, multimode sequential storage element (SSE) (10) is described herein. In one example, the dual-path, multimode SSE comprises first (14) and second (12) sequential storage elements, a data input, a data output, and a selector mechanism (16). The first and second sequential storage elements (14, 12) each have an input and an output. The data input is coupled to the inputs of both sequential storage elements and is configured to accept data. The data output is coupled to the outputs of both sequential storage elements and is configured to output the data. The selector mechanism (16) is configured to select one of the sequential storage elements for passing the data from the data input to the data output. In one example, the first sequential storage element comprises a pulse-triggered storage element (14) and the second sequential storage element comprises a master-slave storage element (12).
摘要翻译：本文描述了双路径多模顺序存储元件（SSE）（10）。在一个示例中，双路多模SSE包括第一（14）和第二（12）个顺序存储元件，数据输入，数据输出和选择器机构（16）。第一和第二顺序存储元件（14,12）各自具有输入和输出。数据输入耦合到两个顺序存储元件的输入，并被配置为接受数据。数据输出耦合到两个顺序存储元件的输出，并被配置为输出数据。选择器机构（16）被配置为选择一个顺序存储元件，用于将数据从数据输入传送到数据输出。在一个示例中，第一顺序存储元件包括脉冲触发存储元件（14），并且第二顺序存储元件包括主从存储元件（12）。

107. 发明申请

WO2006102284A2 OPTIMIZED JTAG INTERFACE 审中-公开
标题翻译：优化的JTAG接口
公开(公告)号：WO2006102284A2
公开(公告)日：2006-09-28
申请号：PCT/US2006/010144
申请日：2006-03-21
申请人： TEXAS INSTRUMENTS INCORPORATED , WHETSEL, Lee D.
发明人： WHETSEL, Lee D.
IPC分类号： G01R31/28
CPC分类号： G01R31/3177 , G01R31/2815 , G01R31/3172 , G01R31/31723 , G01R31/31724 , G01R31/31727 , G01R31/318541 , G01R31/318555 , G01R31/318558 , G01R31/318572 , G06F11/3656
摘要： An optimized JTAG interface is used to access JTAG Tap Domains (104) within an integrated circuit (300). The interface requires fewer pins than the conventional JTAG interface and is thus more applicable than conventional JTAG interfaces on an integrated circuit where the availability of pins is limited. The interface may be used for a variety of serial communication operations such as, but not limited to, serial communication related integrated circuit test, emulation, debug, and/or trace operations.
摘要翻译：优化的JTAG接口用于访问集成电路（300）内的JTAG Tap Domains（104）。该接口需要比传统JTAG接口更少的引脚，因此比在引脚可用性有限的集成电路上的传统JTAG接口更为适用。该接口可以用于各种串行通信操作，例如但不限于串行通信相关的集成电路测试，仿真，调试和/或跟踪操作。

108. 发明申请

WO2005052612A3 INPUT AND OUTPUT CIRCUIT FOR AN INTEGRATED SWITCHING CIRCUIT, METHOD FOR TESTING AN INTEGRATED SWITCHING CIRCUIT AND AN INTEGRATED SWITCHING CIRCUIT PROVIDED WITH SAID INPUT AND OUTPUT CIRCUIT 审中-公开
标题翻译：集成电路，检验方法集成电路和集成电路这样的输入输出电路的输入和输出电路
公开(公告)号：WO2005052612A3
公开(公告)日：2005-11-17
申请号：PCT/DE2004002588
申请日：2004-11-23
申请人： INFINEON TECHNOLOGIES AG , ARNOLD RALF , GLAS MARTIN , MUELLER CHRISTIAN , OBERLE HANS-DIETER
发明人： ARNOLD RALF , GLAS MARTIN , MUELLER CHRISTIAN , OBERLE HANS-DIETER
IPC分类号： G01R31/3185
CPC分类号： G01R31/318566 , G01R31/318572
摘要： The invention relates to an input-output circuit (2) for an integrated switching circuit comprising at least one signal connection (PAD) for an external contact, a protection circuit (ESD), an input driver (IN) and an output driver (OUT). The inventive input-output circuit (2) also comprises an additional circuit (22, 31, 51) whose first input is connected to the signal connection (PAD) by the protection circuit (ESD) and a test value for the input-output circuit (2-5) arranged at the output of the additional circuit.
摘要翻译：根据本发明的集成电路的发明（2）的输入和输出电路包括用于外部接触的至少一个信号端子（PAD），保护电路（ESD），驾驶员输入（IN）和输出驱动器（OUT）。此外，本发明的输入和输出电路通过附加的电路包括：（2）（22; 31; 51），其具有经由所述保护电路（ESD）到信号端（PAD）的第一输入端和在其输出端的测试值的函数输入和输出电路（2-5）被施加。

109. 发明申请

WO2004107103A2 APPARATUS AND METHOD FOR SENSING EMULATOR CABLE ORIENTATION WHILE PROVIDING SIGNAL DRIVE CAPABILITY 审中-公开
标题翻译：用于在提供信号驱动能力的情况下感测仿真器电缆定位的装置和方法
公开(公告)号：WO2004107103A2
公开(公告)日：2004-12-09
申请号：PCT/US2004/015348
申请日：2004-05-14
申请人： TEXAS INSTRUMENTS INCORPORATED , LERNER, Ronald, L. , LARSON, Lee, A.
发明人： LERNER, Ronald, L. , LARSON, Lee, A.
IPC分类号： G06F
CPC分类号： G01R31/31905 , G01R31/041 , G01R31/318555 , G01R31/318572
摘要： In a cable electrically coupling a target processor and an emulator/test unit, two sense lines are selected that have corresponding terminals on the connects that are symmetrical under 180° rotation of the connectors. Characteristics of at least one sense line are determined. Based on the characteristics of at least one of the sense lines, the relative orientation of the sense lines can be determined. With this determination, the terminals to which the sense lines are coupled in the target processor can be determined. Signals can be applied to and/or received from at least one sense line. In the preferred embodiment, the sense line couple to the /TRST JTAG terminal of the target processor can be identified.
摘要翻译：在电耦合目标处理器和仿真器/测试单元的电缆中，选择在连接器的180°旋转下对称的连接上具有相应端子的两条感测线。确定至少一条感测线的特性。基于感测线中的至少一个的特性，可以确定感测线的相对取向。通过该判定，可以确定在目标处理器中耦合感测线的端子。信号可以应用于和/或从至少一个感测线接收。在优选实施例中，可以识别耦合到目标处理器的/ TRST JTAG端子的感测线。

110. 发明申请

WO2004001568A3 SINGLE PIN MULTILEVEL INTEGRATED CIRCUIT TEST INTERFACE 审中-公开
标题翻译：单引脚多路集成电路测试接口
公开(公告)号：WO2004001568A3
公开(公告)日：2004-03-18
申请号：PCT/IB0302380
申请日：2003-06-19
申请人： MELEXIS NV , DE WINTER RUDI
发明人： DE WINTER RUDI
IPC分类号： G01R31/317 , G01R31/3185 , G11C7/10 , G11C29/48 , H03K19/173
CPC分类号： G11C29/1201 , G01R31/31701 , G01R31/318572 , G11C7/1078 , G11C7/109 , G11C29/48 , H03K19/1732
摘要： An integrated circuit (102) comprises one or more integrated circuit elements which may interact with other circuitry via one or more input/output pins. In the present invention the circuit elements include and interface element (101) for interfacing with external test circuitry. The interface element communicates with the external test circuitry via a single input/output pin (201) dedicated for testing.
摘要翻译：集成电路（102）包括一个或多个集成电路元件，其可以经由一个或多个输入/输出引脚与其它电路相互作用。在本发明中，电路元件包括用于与外部测试电路接口的接口元件（101）。接口元件通过专用于测试的单个输入/输出引脚（201）与外部测试电路通信。

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