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    • 91. 发明专利
      JP2007521713A Programmable dual-edge-triggered counter 有权
    • Programmable dual-edge-triggered counter
    • JP2007521713A
    • 2007-08-02
    • JP2006503204
    • 2004-01-30
    • クゥアルコム・インコーポレイテッドQualcomm Incorporated
    • セバーソン、マシュー・エル．
    • H03K23/64 , H03K5/156 , H03K21/10 , H03K23/68
    • H03K23/68 , H03K5/1565 , H03K21/10
    • 最小のジッターを備えたクロック信号を合成するためのカウンターは、出力クロックの立ち上がりエッジを入力クロック信号の立ち上がりエッジまたは立ち下がりエッジによりトリガーしなければならないかどうかを決定するために、さらに、出力クロックの立ち下りは、入力クロック信号の立ち下りの立ち上がりエッジまたは立ち下りによりトリガーしなければならないかどうかを決定するために進行中のカウントを分析する。 カウンターはＭ／Ｎ：Ｄカウンターとして実施してもよい。 このカウンターにおいて、位相アキュムレーターは所定の値と比較され、出力クロック信号の立ち上がりエッジおよび立ち下りを選択する。 デフォルト条件では、出力クロック信号の立ち上がりエッジおよび立ち下りは、入力クロック信号の立ち上がりエッジによりトリガーされる。 しかしながら、累積された位相値がＭ／２以上かつＭ未満なら、オーバーライディング(overriding)信号は、以前の入力クロックサイクルの立ち下りに基づいて、出力クロックの立ち上がりエッジをトリガーするであろう。 累積された位相値がＤ＋Ｍ／２以上で、かつＭ未満なら、出力クロックの立ち下がりエッジは、先行する入力クロック信号の立ち下りによりトリガーされる。 入力クロック信号の立ち上がりエッジおよび立ち下りの使用は、出力クロック信号のジッターを低減し、デューティサイクル分解能を改善する。 さらに、クロック回路は、５０％デューティサイクルでモジュロ−ｎ信号を生成することができる。 計画的なアーキテクチャは、さらにその特性が非反転出力クロック信号（反転されたデューティサイクルは例外として)と同一の反転出力クロック信号を生成する。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 95. 发明公开
      KR1020040001434A 지연고정루프에서의 클럭분주기 및 클럭분주방법 失效
    • 지연고정루프에서의 클럭분주기 및 클럭분주방법
    • 延迟锁定环中的时钟分路器和分时钟方法
    • KR1020040001434A
    • 2004-01-07
    • KR1020020036634
    • 2002-06-28
    • 에스케이하이닉스 주식회사
    • 전영진
    • G11C8/00
    • H03K21/10
    • PURPOSE: A clock divider in a delay locked loop and a method for dividing a clock are provided to judge whether a frequency band of an inputted external clock is a low frequency band or a high frequency band automatically. CONSTITUTION: A clock generator(510) generating division clock for low frequency receives a clock having an equal period to an external clock and generates 1T based dividing division clock sustaining the first logic state during a section corresponding to 1T of the external clock and sustaining the second logic state during the other section. A clock generator(530) generating division clock for high frequency receives a clock having an equal period to the external clock, and generates 2T based dividing division clock sustaining the first logic state during a section corresponding to 2T of the external clock and sustaining the second logic state during the other section. A selection signal generator(550) generates a selection signal to select one of the 1T based dividing division clock and the 2T based dividing division clock according to the frequency band of the external clock by receiving a long locking signal and a delay locked loop enable signal and a division clock selection enable signal. And a division clock selection unit(570) selects one of the 1T based dividing division clock and the 2T based dividing division clock according to the above selection signal.
    • 目的：提供延迟锁定环中的时钟分频器和用于分频时钟的方法，以便自动地判断输入的外部时钟的频带是低频带还是高频带。 构成：产生用于低频的分频时钟的时钟发生器（510）接收与外部时钟具有相等周期的时钟，并且在对应于外部时钟的1T的部分中生成维持第一逻辑状态的基于1T的分割时钟，并维持 在另一部分的第二个逻辑状态。 产生用于高频的分频时钟的时钟发生器（530）接收与外部时钟相等周期的时钟，并且在与外部时钟的2T相对应的部分期间产生维持第一逻辑状态的2T分频时钟并维持第二 逻辑状态在另一部分。 选择信号发生器（550）通过接收长锁定信号和延迟锁定环路使能信号产生选择信号，以根据外部时钟的频带选择基于1T的分频时钟和基于2T的分频时钟之一 和分频时钟选择使能信号。 并且分频时钟选择部（570）根据上述选择信号，选择1T分频时钟和基于2T的分频时钟之一。
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    • 96. 发明公开
      KR1020030002240A 글리치가 적은 엔-분주 클럭 발생기 有权
    • 글리치가 적은 엔-분주 클럭 발생기
    • N-DIVISION CLOCK GENERATOR WITH LOW GLITCH
    • KR1020030002240A
    • 2003-01-08
    • KR1020010039004
    • 2001-06-30
    • 매그나칩 반도체 유한회사
    • 안상준
    • H03K23/00
    • H03K23/588 , H03K21/10
    • PURPOSE: A n-division clock generator with low glitch is provided, which has a 50% duty ratio as generating a low glitch. CONSTITUTION: According to the n-division clock generator using a reference clock(CLK), the first state machine(100) is enabled by being synchronized to a rising edge of a reference clock after dividing the reference clock into n units, and is disabled by being synchronized to a rising edge of a next reference clock. The second state machine(200) is enabled by being synchronized to a falling edge of the reference clock used in the first state machine, and generates (n-1) clocks disabled by being synchronized to a falling edge of the next reference clock. A middle clock generation part(300) generates two clocks per n reference clocks by performing a logic operation of a number of clocks(m,k) being output from the first and the second state machine. A 2 divider(400) divides an output clock of the middle clock generation part into two.
    • 目的：提供低毛刺的n分时钟发生器，占空比为50％，产生低毛刺。 构成：根据使用参考时钟（CLK）的n分时钟发生器，通过在将参考时钟划分为n个单位之后与第一状态机（100）同步到参考时钟的上升沿来使能，并且被禁用 通过同步到下一个参考时钟的上升沿。 第二状态机（200）通过与第一状态机中使用的参考时钟的下降沿同步使能，并且通过与下一个参考时钟的下降沿同步而产生（n-1）个时钟禁止的时钟。 中间时钟生成部分（300）通过执行从第一和第二状态机输出的多个时钟（m，k）的逻辑运算，每n个参考时钟产生两个时钟。 A 2分频器（400）将中间时钟发生部分的输出时钟分为两个。
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